nedoPC.org

PD : текущее значения кода операции для предекодирования
IR : регистр инструкций (хранит код текущей операции)
X, Y : индексные регистры
S: указатель стека
AI, BI : входные значения для АЛУ
ADD : промежуточный результат операции на АЛУ
AC : аккумулятор
PCH/PCL : program counter, состоящий из 2-х половинок
PCHS/PCLS : вспомогательные регистры program counter (S означает "set" (?))
ABH/ABL : регистры для вывода на внешнюю шину адреса
DL : data latch, хранит последнее прочитанное значение внешней шины данных
DOR : data output register, содержит значение которое будет записано в шину данных
P : регистр флагов, на самом деле состоит из множества разбросанных по схеме защелок

As I said earlier in the previous thread, I questioned if program counter goes to arithmetic logic unit to do increment. They answered no because program counter register has its own increment.

And I have another question. It is the branch relative. Do a byte as branch relative is loaded into data bus from memory location before it is transferred to arithmetic logic unit to do addition?

I wonder if branch relative goes to ALU’s input B register and program counter’s low byte goes to ALU’s input A register through special bus. After addition is performed, the modified program counter’s low byte is transferred back to the program counter’s low byte register from ALU’s output register.

The process will be repeated if page boundary is crossed. The ALU’s input B register is discarded. The program counter’s high byte is transferred to ALU’s input A register. The carry increments or decrements the program counter’s high byte. After addition is performed, the modified program counter’s high byte is transferred back to the program counter’s high byte register from ALU’s output register.

Ну да, много где упоминается, что эта подробная схема 6502 взята из статьи
некоего Donald F. Hanson-а "A VHDL Conversion Tool for Logic Equations with Embedded D Latches".
Но откуда её сам этот Donald F. Hanson взял...

И вроде на этом ресурсе всё до транзисторов разобрано и посчитано...

"Вам шашечки или ехать?"(с)

The 6502 has a two-stage "pipeline" for instruction decoding, so the opcode for the next is already fetched in the last cycle of the current instruction.

This is how the 2 cycle variant of branch works:
One cycle for opcode fetch, one cycle to fetch the offset, and if the branch is not taken, then the next opcode is just fetched normally.

For the 3-cycle variant, it's too late to change the next opcode fetch (because it was already scheduled by the "fetch offset" cycle). Also, the offset has to be fed into the ALU to get the next address. So if the branch is taken, you'll have one "empty" memory cycle for the location directly after the branch instruction.

В следующем документе - все растактовки команд 6502 :
...
Правда, насколько я понял, никакой привязки к limited form of pipelining в документе нет.

То есть, нам необходима задержанная на некоторый интервал времени последовательность импульсов,
и из неё и входной последовательности импульсов можно сформировать Ф1 и Ф2, используя
логические элементы, избирательно реагирующие на совпадение лог."0" и лог."1".