| Code: LISA MODEL DESCRIPTION FORMAT 3.0 ================================= Design: K:\PRODEV\TESTJIGS\CMOS\4006.DSN Doc. no.: <NONE> Revision: <NONE> Author: <NONE> Created: 29-Jul-96 Modified: 22/10/98
*PROPERTIES,0
*MAPPINGS,3,VALUE+VOLTAGE 4006+5V : TDLHCQ=90n, TDHLCQ=90n, TGQ=? 4006+10V : TDLHCQ=40n, TDHLCQ=40n, TGQ=? 4006+15V : TDLHCQ=35n, TDHLCQ=30n, TGQ=?
*MODELDEFS,0
*PARTLIST,4 U2,SHIFTREG_4,SHIFTREG_4,INVERT="OE,CLK,UP",PRIMITIVE=DIGITAL,TDHLCQ=<TDHLCQ>,TDLHCQ=<TDLHCQ>,TGQ=<TGQ> U3,SHIFTREG_4,SHIFTREG_4,INVERT="OE,CLK,UP",PRIMITIVE=DIGITAL,TDHLCQ=<TDHLCQ>,TDLHCQ=<TDLHCQ>,TGQ=<TGQ> U4,SHIFTREG_4,SHIFTREG_4,INVERT="OE,CLK,UP",PRIMITIVE=DIGITAL,TDHLCQ=<TDHLCQ>,TDLHCQ=<TDLHCQ>,TGQ=<TGQ> U5,SHIFTREG_5,SHIFTREG_5,INVERT="OE,CLK,UP",PRIMITIVE=DIGITAL,TDHLCQ=<TDHLCQ>,TDLHCQ=<TDLHCQ>,TGQ=<TGQ>
*NETLIST,52 #00000,1 U2,IP,D2
#00001,1 U2,IP,D3
#00002,1 U2,IP,D0
#00003,1 U2,IP,D1
#00004,1 U2,OP,Q0
#00005,1 U2,OP,Q1
#00006,1 U2,OP,Q2
#00007,1 U2,OP,QU
#00008,1 U2,OP,QL
#00009,1 U2,IP,DU
#00010,1 U3,IP,D2
#00011,1 U3,IP,D3
#00012,1 U3,IP,D0
#00013,1 U3,IP,D1
#00014,1 U3,OP,Q0
#00015,1 U3,OP,Q1
#00016,1 U3,OP,Q2
#00017,1 U3,OP,QU
#00018,1 U3,OP,QL
#00019,1 U3,IP,DU
#00020,1 U4,IP,D2
#00021,1 U4,IP,D3
#00022,1 U4,IP,D0
#00023,1 U4,IP,D1
#00024,1 U4,OP,Q0
#00025,1 U4,OP,Q1
#00026,1 U4,OP,Q2
#00027,1 U4,OP,QU
#00028,1 U4,OP,QL
#00029,1 U4,IP,DU
#00030,1 U5,IP,D2
#00031,1 U5,IP,D3
#00032,1 U5,IP,D4
#00033,1 U5,IP,D0
#00034,1 U5,IP,D1
#00035,1 U5,OP,Q0
#00036,1 U5,OP,Q1
#00037,1 U5,OP,Q2
#00038,1 U5,OP,QU
#00039,1 U5,OP,QL
#00040,1 U5,IP,DU
D1,2 D1,IT U2,IP,DL
D1+4,2 D1+4,OT U2,OP,Q3
D2,2 D2,IT U3,IP,DL
D2+4,2 D2+4,OT U3,OP,Q3
D3,2 D3,IT U4,IP,DL
D3+4,2 D3+4,OT U4,OP,Q3
D4,2 D4,IT U5,IP,DL
D4+5,2 D4+5,OT U5,OP,Q4
VSS,21 VSS,PR U5,IP,RESET U5,IP,HOLD U5,IP,UP U5,IP,LOAD U5,IP,OE U4,IP,RESET U4,IP,HOLD U4,IP,UP U4,IP,OE U4,IP,LOAD U3,IP,RESET U3,IP,HOLD U3,IP,UP U3,IP,LOAD U3,IP,OE U2,IP,RESET U2,IP,HOLD U2,IP,UP U2,IP,LOAD U2,IP,OE
D4+4,2 D4+4,OT U5,OP,Q3
CLK,5 CLK,IT U5,IP,CLK U4,IP,CLK U3,IP,CLK U2,IP,CLK
*GATES,0 | |