nedoPC.org

Community of electronics hobbyists established in 2002

...
Atom Feed | View unanswered posts | View active topics It is currently 14 Aug 2018 23:48



Reply to topic  [ 192 posts ]  Go to page Previous  1 ... 9, 10, 11, 12, 13
Starting with FPGA 
Author Message
Maniac

Joined: 16 Dec 2014 12:58
Posts: 318
Location: Киев
Reply with quote
Lavr wrote:
влезет/не влезет?

Эээ... Так навскидку никто не скажет.
Во-1, напомните, что за чип, а то в теме щас уже сложно найти.
Во-2, по схеме проца не вполне понятно, что будет внутри, а что снаружи. ROM, например, где будет? Памяти в CPLD нет вообще.
Я, помимо циклона, использовал EPM3064. Код, который там был, уже канул в лету, так что не приведу, но по памяти - латчи адреса 8086 и демультиплексор шины AD в собственно адрес и данные. И влезло впритирку (91% по логике, емнип).
Lavr wrote:
какое напряжение надо подавать на ByteBlaster в момент заливки конфигурации?

Я пользовался только USB-бластером. Напряжения на чип подавал как при работе.


11 Apr 2017 22:38
Profile
Doomed

Joined: 30 Nov 2013 12:08
Posts: 628
Location: WWW
Reply with quote
Как я раньше писал, наскоро сделанный Орион занял в районе 150 ячеек (всего было задействовано около 200, но минимум 20% из них - для отладки, в конечном устройстве не нужны).


12 Apr 2017 02:09
Profile
Supreme God
User avatar

Joined: 21 Oct 2009 09:08
Posts: 7777
Location: Россия
Reply with quote
Vic3Dexe wrote:
Во-1, напомните, что за чип, а то в теме щас уже сложно найти.
Вобще-то прямо на предыдущей странице: EPM3256A - 256 ячеек в нем.
Vic3Dexe wrote:
Во-2, по схеме проца не вполне понятно, что будет внутри, а что снаружи. ROM, например, где будет? Памяти в CPLD нет вообще.

Ну понятно, что если чего-то в CPLD нет, то это будет снаружи... :wink:

newold86 wrote:
Как я раньше писал, наскоро сделанный Орион занял в районе 150 ячеек (всего было задействовано около 200, но минимум 20% из них - для отладки, в конечном устройстве не нужны).

Оценка примерно мне ясна, возможно, меня смущает, как MAX+PLUS II показывает занятые
и свободные "внутренности".
Создается ощущение, что "маловато будет"... :lol:

_________________
iLavr


12 Apr 2017 13:56
Profile
Maniac

Joined: 16 Dec 2014 12:58
Posts: 318
Location: Киев
Reply with quote
Lavr wrote:
Вобще-то прямо на предыдущей странице: EPM3256A - 256 ячеек в нем.

Т.е. это в 4 раза больше, чем было у меня, т.е. примерно 20-25 16-битных регистров.
Lavr wrote:
Ну понятно, что если чего-то в CPLD нет, то это будет снаружи... :wink:

Нет, непонятно. Память можно смоделировать на ячейках, как и все остальное, чего там вроде бы и нет.
Особенно, если той памяти надо немного, и тратить целый М9К модуль (как в циклоне) под это смысла нет.
Lavr wrote:
Оценка примерно мне ясна, возможно, меня смущает, как MAX+PLUS II показывает занятые и свободные "внутренности".
Создается ощущение, что "маловато будет"... :lol:

Ну единственный точный критерий - результат фиттера. Если влезло - влезло. Нет - переделываем. :)
Но для того, чтобы собрать код и посмотреть на результат фиттера, сам чип не нужен ;)
Я сначала написал код (под MAX я имею ввиду), убедился, что оно влезет, а уже потом поехал по магазинам.


12 Apr 2017 17:31
Profile
Senior

Joined: 27 Jul 2015 16:20
Posts: 106
Reply with quote
И я так же, взял большого Циклопа на отладочной плате, написал и отладил проект на нем, и затем выбрал необходимый по размеру CPLD для этого проекта.


12 Apr 2017 17:53
Profile
Maniac

Joined: 16 Dec 2014 12:58
Posts: 318
Location: Киев
Reply with quote
Его не обязательно куда-то шить. Человеку надо всего лишь прикинуть - хватит/не хватит в первом приближении, для этого проект надо просто попытаться собрать под желаемый чип.


12 Apr 2017 19:40
Profile
Doomed

Joined: 06 Oct 2006 04:17
Posts: 511
Location: г.Лянтор,Сургутского р-на,ХМАО
Reply with quote
Вот именно. Рисовать уж схемный ввод и пробовать компилировать. Если Квартус обругается что не хватает ячеек, применить ПЛИС более ёмкую. Ведь на первой стадии назначение пинов не обязательно. Если уважаемый Lavr дорос до Verilog/vhdl, то писать уже на нём. Количество ячеек по сравнению со схемным вводом может быть в этом случае меньше потребуется, но не на много.

_________________
:arrow: Сайт о ПК "Специалист" и его клонах


Last edited by fifan on 11 Aug 2018 00:31, edited 1 time in total.



13 Apr 2017 00:49
Profile WWW
Supreme God
User avatar

Joined: 21 Oct 2009 09:08
Posts: 7777
Location: Россия
Reply with quote
Vic3Dexe wrote:
Я сначала написал код (под MAX я имею ввиду), убедился, что оно влезет, а уже потом поехал по магазинам.

Ну у меня тут магазины далековато, поэтому я так тщательно выбирал ПЛИС на старте топика.
А поскольку я их 5 штук приобрел и ждал из магазина довольно долго - упихивать проекты
придется в то, что уже есть...
На мой взгляд, CPLD мне посоветовали весьма неплохую.

_________________
iLavr


13 Apr 2017 12:54
Profile
Admin
User avatar

Joined: 09 Jan 2003 00:22
Posts: 16827
Location: Colorado
Reply with quote
Lavr wrote:
Ну, джентльмены, не ругайтесь! :lol: Да, я собираюсь порисовать схемы... Потому что мне это просто еще и нравится! :kruto:

Вы же сначала тоже порисовали схемы? Вот и я сначала немного порисую... :ewink:

Как там говорила КПСС? 8) - Все нации придут к коммунизму, но каждая - своим путём... :wink:


P.S. Хотя, если быть честным, я всё же начал с Verilog HDL...

Поглядел я тут повнимательнее на этот ваш Вырвиглотк - фигня ещё та :roll:
В VHDL хотя бы есть возможность просто тупо расставлять "корпуса" в тексте "программы", а тут ты только как программу и можешь писать
Потом все говорят что это типа как на Сях писать - ага щас - теже бегины и энды как в этих ваших паскалях/модулах
Присвоения - пиши "assign" будто это бейсик (там хотя бы короче было - просто LET)
Триггеры-регистры задаются через ключевое слово always (почему то всегда с собакой) и переменные типа reg - и писать надо какие-то длинные ключевые слова - типа "posedge"
Короче нафик-нафик - я лучше схемки порисую и сделаю конвертер в VHDL из тогоже логисима :mrgreen:
Ну или свой HDL/RTL язык изобрету более похожий на Си :eugeek:

_________________
:eugeek: https://twitter.com/Shaos1973


10 Aug 2018 21:25
Profile WWW
Doomed

Joined: 06 Oct 2006 04:17
Posts: 511
Location: г.Лянтор,Сургутского р-на,ХМАО
Reply with quote
Да я тоже не очень хорошо к верилогу отношусь. На vhdl как-то более понятно. Хотя уже готовые блоки на верилоге использую, например PS/2 адаптер клавиатуры в Специалисте на u10 Reverse.

_________________
:arrow: Сайт о ПК "Специалист" и его клонах


11 Aug 2018 00:35
Profile WWW
Writer

Joined: 15 Jun 2018 17:58
Posts: 10
Reply with quote
Ну да, нуда, сколько человек -столько же мнений. (Л.?)
Точно так же есть разработчики, которые не приемлят VHDL, и даже чужие блоки переписывают на Verilog, или да жи на System Verilog и ругают VHDL и их адептов, добрыми словами конечно. В идеале надо и то и другое знать и понимать, всюду свои плюсы и большие плюсы. Как впрочем иногда бывают и обратные случАи - из System Verilog сделать самый обычный Verilog :(


11 Aug 2018 01:05
Profile
Admin
User avatar

Joined: 09 Jan 2003 00:22
Posts: 16827
Location: Colorado
Reply with quote
Я видел проект на SystemVerilog (который был затем синтезирован в чип), где люди написали свои примитивы - типа 2:1 MUX и т.д. :)

_________________
:eugeek: https://twitter.com/Shaos1973


11 Aug 2018 12:31
Profile WWW
Display posts from previous:  Sort by  
Reply to topic   [ 192 posts ]  Go to page Previous  1 ... 9, 10, 11, 12, 13

Who is online

Users browsing this forum: No registered users and 3 guests


You cannot post new topics in this forum
You cannot reply to topics in this forum
You cannot edit your posts in this forum
You cannot delete your posts in this forum
You cannot post attachments in this forum

Search for:
Jump to:  
Powered by phpBB® Forum Software © phpBB Group
Designed by ST Software.