nedoPC.org

если кому нужно: программа для разбивки на части или сборки образов пзу - для 8 битных пзу на 16-и и 32-битных шинах. (пока реально использовал только для восстановления биусов из пзу )

И еще вопрос, он же стартует в реал моде по адресу FFFF:0000 что дает полный физический как 000FFFF0, так?

А если я его потом сразу загоню в анрил моде то я могу же сделать джамп за пределы 1 мега, например в F0000000?

Так.

По идее да, только зачем? м/с статики и так надо 4 штуки по 8 бит или 2 шт по 16.

Вот ежели бы на fpga сделать мост для ddr, или хотя бы sdram-133, было бы толк, но тогда лучше смотреть в сторону p-133 и выше. Меня давно мысль гложет, как бы умудриться запустить пень-раз чтобы частота выборки из памяти была равна частоте ядра. По идее это бы дало нехилый прирост производительности на больших объемах данных при совместимости с огромным количеством ПО. Наверно брежу...

Failed to deliver to 'wdubel@bellsouth.net'
SMTP module(domain bellsouth.net) reports:
gateway-f1.isp.att.net: Bad SMTP prompt at the host

Эээх...
Видимо самому придется штурмовать проц самому.

Перерыл весь архив - а интеловой схемы так и не нашел.
Есть только AMDшная схема.

http://www.amd.com/epd/desiging/evalboa ... 2649_1.pdf

Спасибо, конечно, но это не то. Мне надо не схема компа на непонятном чипсете, а схема минимальной обвязки i486, чтобы подрубить ПЗУ, статическое ОЗУ и пару портов

4.3.3 Cacheable Cycles
Any memory read can become a cache fill operation. The external memory system can allow a
read request to fill a cache line by asserting KEN# one clock before RDY# or BRDY# during the
first cycle of the transfer on the external bus. Once KEN# is asserted and the remaining three requirements
described below are met, the Intel486 processor fetches an entire cache line regardless
of the state of KEN#. KEN# must be asserted in the last cycle of the transfer for the data to
be written into the internal cache. The Intel486 processor converts only memory reads or
prefetches into a cache fill.
KEN# is ignored during write or I/O cycles. Memory writes are stored only in the on-chip cache
if there is a cache hit. I/O space is never cached in the internal cache.
To transform a read or a prefetch into a cache line fill, the following conditions must be met:
1. The KEN# pin must be asserted one clock prior to RDY# or BRDY# being asserted for the
first data cycle.
2. The cycle must be of a type that can be internally cached. (Locked reads, I/O reads, and
interrupt acknowledge cycles are never cached.)
3. The page table entry must have the page cache disable bit (PCD) set to 0. To cache a page
table entry, the page directory must have PCD=0. To cache reads or prefetches when paging is disabled, or to cache the page directory entry, control register 3 (CR3) must have
PCD=0.
4. The cache disable (CD) bit in control register 0 (CR0) must be clear.
External hardware can determine when the Intel486 processor has transformed a read or prefetch
into a cache fill by examining the KEN#, M/IO#, D/C#, W/R#, LOCK#, and PCD pins. These
pins convey to the system the outcome of conditions 1–3 in the above list. In addition, the
Intel486 processor drives PCD high whenever the CD bit in CR0 is set, so that external hardware
can evaluate condition 4.
Cacheable cycles can be burst or non-burst.