опять изменил модель надеюсь теперь окончательная
0 занесение константы в регистр банк (выбор рабочего рон или переключение между страницами кода (зависит от 7) )
1 перенос константы в рабочий рон
2 or константы и рон
3 and константы и рон
4 xor константы и рон (одновременно инверсия рон если xor 1111)
5 суммирование константы и рон с изменением флага переноса
6 заем константы из рон с изменением флага переноса
7 логический и циклический сдвиг рон вправо +переключение адресации рон и страниц памяти
8 логический и циклический сдвиг рон влево + изменение дополнительного бита регистра банк
9 условный переход если константа больше значения рон
10 условный переход если константа меньше значения рон
11 условный переход при отсутствии переполнения
12 условный переход если рон не 0
13 условный переход при переполнении
14 условный переход если рон 0
15 безусловный переход
адресация теперь относительная , 32 рон , 32 страницы памяти по 1024 байта , к тому же есть команда nop ( xor 0000)
все команды 1 байт (4 бита код операции остальные 4 константа (кроме 7 и 8 там при логическом и циклическом сдвиге (влево/вправо) на 4 осуществляются дополнительные махинации с банком ))
план по сборке :
отладить модель программно
собрать на fpga(регистры,обвязка,адресация)+2 пзу(в 1 зашит алу во 2 программа ) -> заменить fpga логикой -> заменить 1 пзу логикой