Author |
Message |
Shaos
Admin
Joined: 08 Jan 2003 23:22 Posts: 22743 Location: Silicon Valley
|
Поглядел я тут повнимательнее на этот ваш Вырвиглотк - фигня ещё та В VHDL хотя бы есть возможность просто тупо расставлять "корпуса" в тексте "программы", а тут ты только как программу и можешь писать Потом все говорят что это типа как на Сях писать - ага щас - теже бегины и энды как в этих ваших паскалях/модулах Присвоения - пиши "assign" будто это бейсик (там хотя бы короче было - просто LET) Триггеры-регистры задаются через ключевое слово always (почему то всегда с собакой) и переменные типа reg - и писать надо какие-то длинные ключевые слова - типа "posedge" Короче нафик-нафик - я лучше схемки порисую и сделаю конвертер в VHDL из тогоже логисима Ну или свой HDL/RTL язык изобрету более похожий на Си
|
10 Aug 2018 20:25 |
|
|
fifan
Devil
Joined: 06 Oct 2006 03:17 Posts: 859 Location: г.Лянтор,Сургутского р-на,ХМАО
|
Да я тоже не очень хорошо к верилогу отношусь. На vhdl как-то более понятно. Хотя уже готовые блоки на верилоге использую, например PS/2 адаптер клавиатуры в Специалисте на u10 Reverse.
|
10 Aug 2018 23:35 |
|
|
azesmbog
Novelist
Joined: 15 Jun 2018 16:58 Posts: 26
|
Ну да, нуда, сколько человек -столько же мнений. (Л.?) Точно так же есть разработчики, которые не приемлят VHDL, и даже чужие блоки переписывают на Verilog, или да жи на System Verilog и ругают VHDL и их адептов, добрыми словами конечно. В идеале надо и то и другое знать и понимать, всюду свои плюсы и большие плюсы. Как впрочем иногда бывают и обратные случАи - из System Verilog сделать самый обычный Verilog
|
11 Aug 2018 00:05 |
|
|
Shaos
Admin
Joined: 08 Jan 2003 23:22 Posts: 22743 Location: Silicon Valley
|
Я видел проект на SystemVerilog (который был затем синтезирован в чип), где люди написали на верилоге свои примитивы - типа MUX и т.д.
|
11 Aug 2018 11:31 |
|
|
Shaos
Admin
Joined: 08 Jan 2003 23:22 Posts: 22743 Location: Silicon Valley
|
По ходу копания в верилоговском наследии всё больше и больше убеждаюсь, что выдумывали верилог сильно обкуренные люди ибо там всё через задницу...
|
20 Aug 2018 23:22 |
|
|
Icer
Senior
Joined: 21 Aug 2018 07:39 Posts: 163 Location: Кемеровская обл.
|
Можно хотя бы пару укуренных примеров? Только начал изучать Verilog и нахожусь под впечатлением от мощи плисин. Какого либо отторжения не чувствую.
|
21 Aug 2018 08:30 |
|
|
Sorgelig
Writer
Joined: 22 Aug 2018 14:37 Posts: 11
|
Интересно, каким де образом в VHDL расставляются корпуса микросхем? И что мешает их так же расставлять в Verilog?
|
22 Aug 2018 14:40 |
|
|
Shaos
Admin
Joined: 08 Jan 2003 23:22 Posts: 22743 Location: Silicon Valley
|
Самая укурка имеет место быть с case/casez/casex см. https://www.verilogpro.com/verilog-case-casez-casex/
|
22 Aug 2018 17:13 |
|
|
Shaos
Admin
Joined: 08 Jan 2003 23:22 Posts: 22743 Location: Silicon Valley
|
Ну вот как-то так: | | | | Code: clk1: ternary_clock port map( B_C => tmp_clk, T_C => ss0 ); mux1: ternary_mux port map( T_S => ss0, T_N => O, T_O => O, T_P => P, T_C => pclk ); mux2: ternary_mux port map( T_S => res1, T_N => pclk, T_O => N, T_P => N, T_C => pclk1 ); mux3: ternary_mux port map( T_S => ss0, T_N => N, T_O => O, T_P => O, T_C => nclk ); mux4: ternary_mux port map( T_S => res1, T_N => nclk, T_O => P, T_P => P, T_C => nclk1 );
| | | | |
в верилоге вроде тоже чото подобное можно: Но там нету подтяжек...
|
22 Aug 2018 17:24 |
|
|
IgorR76
Senior
Joined: 27 Jul 2015 15:20 Posts: 102
|
Я "нарисовал" на верилоге немаленькую схему старого устройства, к тому же асинхронную. Мне оказалось вполне удобно. И модули есть, и логические элементы можно сделать. Casex и casez не использовал-для обычной логики 155й серии не пригодилось вовсе. А какие подтяжки нужны?
|
22 Aug 2018 17:34 |
|
|
Shaos
Admin
Joined: 08 Jan 2003 23:22 Posts: 22743 Location: Silicon Valley
|
weak pull-ups/pull-downs и потом хоть там и есть Z, но внутри оно в реальности не сработает - только по выходам прошиваемой микросхемы (и то, если тулзы поддерживают) короче полный обман народонаселения P.S. асинхронные схемы для FPGA противопоказаны - мне это рассказали на одном симпозиуме индустриальных железячников...
|
22 Aug 2018 17:37 |
|
|
Lavr
Supreme God
Joined: 21 Oct 2009 08:08 Posts: 7777 Location: Россия
|
Но, как показывает практика - вполне работают асинхронные схемы в FPGA...
_________________ iLavr
|
22 Aug 2018 17:42 |
|
|
IgorR76
Senior
Joined: 27 Jul 2015 15:20 Posts: 102
|
Вообще типы сигналов (wire) в языке описываются. Раздел 3 ieee standard verilog. Drive strength. Если говорить об Альтере, то к физ. выводам подтяжка назначается, если есть возможность в плисе, а к внутренним логическим неприменимо, в схеме LE не предусмотрено.
Last edited by IgorR76 on 25 Aug 2021 17:43, edited 1 time in total.
|
22 Aug 2018 17:47 |
|
|
Shaos
Admin
Joined: 08 Jan 2003 23:22 Posts: 22743 Location: Silicon Valley
|
Ну внутри FPGA общие шины интерконнекта - к ним может цепляться, может нет - почему бы и не поддержать Z внутри? Да и подтяжки тоже скорее всего есть... P.S. "signal strength" как-то не по электронному звучит - это вообще в тулзах поддержано в каких-то?... | | | | Quote: Simplified Syntax (Strength1, Strength0) (Strength0, Strength1) Strength1: supply1, strong1, pull1, large1, weak1, medium1, small1, highz1 Strength0: supply0, strong0, pull0, large0, weak0, medium0, small0, highz0
| | | | |
они были все укуренные это точно...
|
22 Aug 2018 17:51 |
|
|
IgorR76
Senior
Joined: 27 Jul 2015 15:20 Posts: 102
|
Ну потому что подтяжек то к этим шинам нет... Это получится как использование неинициализированных переменных в C. Надо чтоб производители железа такое поддержали в плисах. Но и без них (подтяжек) прекрасно обходятся.
|
22 Aug 2018 17:57 |
|
|