Как в этом $ верилоге сделать массивы констант?
Например array[counter] - понятно, если array объявлен как reg array[3:0], а как сделать чтоб этот массив был заполнен константами? Что-то вроде небольшой ПЗУшки в схеме, прожжённой константами этими.
не на case'ы же переделывать...
Verilog - Хильф мир битте!
Moderator: Shaos
-
lvd
- Maniac
- Posts: 230
- Joined: 01 Mar 2005 21:42
-
heroy
- Junior
- Posts: 3
- Joined: 04 May 2006 05:22
-
lvd
- Maniac
- Posts: 230
- Joined: 01 Mar 2005 21:42
хаха, а я сделалheroy wrote:Нельзя там константы в масив лепить, специализация языка слегка не та, если у тебя FPGA с RAM блоками то можно указывать файл прошивки, иначе только CASE. ActiveHDL умеет по .BIN или .HEX файлам делать бооольшие CASE, и если синтезатор правильно отрегулирован, получиться ПЗУ
always @*
begin
array[1]=xxx;
array[2]=yyy; и тд!
end
и оно сожрало! а поскольку дело было в епм7ххх, то заодно и соптимизило, выкинув эти арраи вообще! =)
