nedoPC.org

Community of electronics hobbyists established in 2002

...
Atom Feed | View unanswered posts | View active topics It is currently 16 Oct 2018 22:06



Reply to topic  [ 67 posts ]  Go to page 1, 2, 3, 4, 5  Next
Язык Вырвиглотк 
Author Message
Admin
User avatar

Joined: 09 Jan 2003 00:22
Posts: 17000
Location: Colorado
Reply with quote
Lavr wrote:
Ну, джентльмены, не ругайтесь! :lol: Да, я собираюсь порисовать схемы... Потому что мне это просто еще и нравится! :kruto:

Вы же сначала тоже порисовали схемы? Вот и я сначала немного порисую... :ewink:

Как там говорила КПСС? 8) - Все нации придут к коммунизму, но каждая - своим путём... :wink:


P.S. Хотя, если быть честным, я всё же начал с Verilog HDL...

Поглядел я тут повнимательнее на этот ваш Вырвиглотк - фигня ещё та :roll:
В VHDL хотя бы есть возможность просто тупо расставлять "корпуса" в тексте "программы", а тут ты только как программу и можешь писать
Потом все говорят что это типа как на Сях писать - ага щас - теже бегины и энды как в этих ваших паскалях/модулах
Присвоения - пиши "assign" будто это бейсик (там хотя бы короче было - просто LET)
Триггеры-регистры задаются через ключевое слово always (почему то всегда с собакой) и переменные типа reg - и писать надо какие-то длинные ключевые слова - типа "posedge"
Короче нафик-нафик - я лучше схемки порисую и сделаю конвертер в VHDL из тогоже логисима :mrgreen:
Ну или свой HDL/RTL язык изобрету более похожий на Си :eugeek:

_________________
:eugeek: https://twitter.com/Shaos1973


10 Aug 2018 21:25
Profile WWW
Doomed

Joined: 06 Oct 2006 04:17
Posts: 525
Location: г.Лянтор,Сургутского р-на,ХМАО
Reply with quote
Да я тоже не очень хорошо к верилогу отношусь. На vhdl как-то более понятно. Хотя уже готовые блоки на верилоге использую, например PS/2 адаптер клавиатуры в Специалисте на u10 Reverse.

_________________
:arrow: Сайт о ПК "Специалист" и его клонах


11 Aug 2018 00:35
Profile WWW
Writer

Joined: 15 Jun 2018 17:58
Posts: 12
Reply with quote
Ну да, нуда, сколько человек -столько же мнений. (Л.?)
Точно так же есть разработчики, которые не приемлят VHDL, и даже чужие блоки переписывают на Verilog, или да жи на System Verilog и ругают VHDL и их адептов, добрыми словами конечно. В идеале надо и то и другое знать и понимать, всюду свои плюсы и большие плюсы. Как впрочем иногда бывают и обратные случАи - из System Verilog сделать самый обычный Verilog :(


11 Aug 2018 01:05
Profile
Admin
User avatar

Joined: 09 Jan 2003 00:22
Posts: 17000
Location: Colorado
Reply with quote
Я видел проект на SystemVerilog (который был затем синтезирован в чип), где люди написали на верилоге свои примитивы - типа MUX и т.д. :)
Code:
module mux2 #(parameter WIDTH = 8)
             (input  logic [WIDTH-1:0] d0, d1,
              input  logic             s,
              output logic [WIDTH-1:0] y);

  assign y = s ? d1 : d0;
endmodule

_________________
:eugeek: https://twitter.com/Shaos1973


11 Aug 2018 12:31
Profile WWW
Admin
User avatar

Joined: 09 Jan 2003 00:22
Posts: 17000
Location: Colorado
Reply with quote
По ходу копания в верилоговском наследии всё больше и больше убеждаюсь, что выдумывали верилог сильно обкуренные люди ибо там всё через задницу...

_________________
:eugeek: https://twitter.com/Shaos1973


21 Aug 2018 00:22
Profile WWW
Novelist
User avatar

Joined: 21 Aug 2018 08:39
Posts: 25
Location: Кемеровская обл.
Reply with quote
Shaos wrote:
По ходу копания в верилоговском наследии всё больше и больше убеждаюсь, что выдумывали верилог сильно обкуренные люди ибо там всё через задницу...


Можно хотя бы пару укуренных примеров?
Только начал изучать Verilog и нахожусь под впечатлением от мощи плисин. Какого либо отторжения не чувствую.


21 Aug 2018 09:30
Profile
Writer

Joined: 22 Aug 2018 15:37
Posts: 11
Reply with quote
Интересно, каким де образом в VHDL расставляются корпуса микросхем? И что мешает их так же расставлять в Verilog?


22 Aug 2018 15:40
Profile
Admin
User avatar

Joined: 09 Jan 2003 00:22
Posts: 17000
Location: Colorado
Reply with quote
Icer wrote:
Shaos wrote:
По ходу копания в верилоговском наследии всё больше и больше убеждаюсь, что выдумывали верилог сильно обкуренные люди ибо там всё через задницу...


Можно хотя бы пару укуренных примеров?
Только начал изучать Verilog и нахожусь под впечатлением от мощи плисин. Какого либо отторжения не чувствую.

Самая укурка имеет место быть с case/casez/casex :idea:

см.https://www.verilogpro.com/verilog-case-casez-casex/

_________________
:eugeek: https://twitter.com/Shaos1973


22 Aug 2018 18:13
Profile WWW
Admin
User avatar

Joined: 09 Jan 2003 00:22
Posts: 17000
Location: Colorado
Reply with quote
Sorgelig wrote:
Интересно, каким де образом в VHDL расставляются корпуса микросхем? И что мешает их так же расставлять в Verilog?

Ну вот как-то так:
Code:
clk1: ternary_clock port map( B_C => tmp_clk, T_C => ss0 );
mux1: ternary_mux port map( T_S => ss0, T_N => O, T_O => O, T_P => P, T_C => pclk );
mux2: ternary_mux port map( T_S => res1, T_N => pclk, T_O => N, T_P => N, T_C => pclk1 );
mux3: ternary_mux port map( T_S => ss0, T_N => N, T_O => O, T_P => O, T_C => nclk );
mux4: ternary_mux port map( T_S => res1, T_N => nclk, T_O => P, T_P => P, T_C => nclk1 );

в верилоге вроде тоже чото подобное можно:
Code:
half_adder u1_half_adder
(
.in_x(in_x),
.in_y(in_y),
.out_sum(w_sum1),
.out_carry(w_carry1)
);                   
half_adder u2_half_adder
(
.in_x(w_sum1),
.in_y(carry_in),
.out_sum(sum_out),
.out_carry(w_carry2)
); 

Но там нету подтяжек...

_________________
:eugeek: https://twitter.com/Shaos1973


22 Aug 2018 18:24
Profile WWW
Senior

Joined: 27 Jul 2015 16:20
Posts: 117
Reply with quote
Я "нарисовал" на верилоге немаленькую схему старого устройства, к тому же асинхронную. Мне оказалось вполне удобно. И модули есть, и логические элементы можно сделать. Casex и casez не использовал-для обычной логики 155й серии не пригодилось вовсе.
А какие подтяжки нужны? :)


22 Aug 2018 18:34
Profile
Admin
User avatar

Joined: 09 Jan 2003 00:22
Posts: 17000
Location: Colorado
Reply with quote
weak pull-ups/pull-downs

и потом хоть там и есть Z, но внутри оно в реальности не сработает - только по выходам прошиваемой микросхемы (и то, если тулзы поддерживают)

короче полный обман народонаселения :)

P.S. асинхронные схемы для FPGA противопоказаны - мне это рассказали на одном симпозиуме индустриальных железячников...

_________________
:eugeek: https://twitter.com/Shaos1973


22 Aug 2018 18:37
Profile WWW
Supreme God
User avatar

Joined: 21 Oct 2009 09:08
Posts: 7777
Location: Россия
Reply with quote
Shaos wrote:
асинхронные схемы для FPGA противопоказаны - мне это рассказали на одном симпозиуме индустриальных железячников...

Но, как показывает практика - вполне работают асинхронные схемы в FPGA... :roll:

_________________
iLavr


22 Aug 2018 18:42
Profile
Senior

Joined: 27 Jul 2015 16:20
Posts: 117
Reply with quote
Вообще типы сигналов (wire) в языке описываются. Раздел 3 ieee standard verilog. Drive strength.
Если говорить об Альтере, то к физ. выводам подтяжка назначается, если есть возможность в плисе, а к внутренним логическим неприменимо, в схеме LE не предусмотрено.


22 Aug 2018 18:47
Profile
Admin
User avatar

Joined: 09 Jan 2003 00:22
Posts: 17000
Location: Colorado
Reply with quote
Ну внутри FPGA общие шины интерконнекта - к ним может цепляться, может нет - почему бы и не поддержать Z внутри? Да и подтяжки тоже скорее всего есть...

P.S. "signal strength" как-то не по электронному звучит - это вообще в тулзах поддержано в каких-то?...
Quote:
Simplified Syntax
(Strength1, Strength0)
(Strength0, Strength1)
Strength1:
supply1, strong1, pull1, large1, weak1, medium1, small1, highz1
Strength0:
supply0, strong0, pull0, large0, weak0, medium0, small0, highz0
они были все укуренные это точно...

_________________
:eugeek: https://twitter.com/Shaos1973


22 Aug 2018 18:51
Profile WWW
Senior

Joined: 27 Jul 2015 16:20
Posts: 117
Reply with quote
Ну потому что подтяжек то к этим шинам нет... Это получится как использование неинициализированных переменных в C. Надо чтоб производители железа такое поддержали в плисах. Но и без них (подтяжек) прекрасно обходятся.


22 Aug 2018 18:57
Profile
Display posts from previous:  Sort by  
Reply to topic   [ 67 posts ]  Go to page 1, 2, 3, 4, 5  Next

Who is online

Users browsing this forum: No registered users and 1 guest


You cannot post new topics in this forum
You cannot reply to topics in this forum
You cannot edit your posts in this forum
You cannot delete your posts in this forum
You cannot post attachments in this forum

Search for:
Jump to:  
Powered by phpBB® Forum Software © phpBB Group
Designed by ST Software.