Заказ собственных микросхем через TinyTapeout

[Shaos]

Вэбсайт проекта (Европа):

https://tinytapeout.com/

Движуха появилась относительно недавно - чувак[и] собирают сотни мелких CMOS (ASIC) дизайнов на один кремниевый чип и заказывают партию микросхем - первая партия уже была сделана и вот теперь заказывают вторую:


https://www.youtube.com/watch?v=eMvZ5xsPXhA

Математика у них такая - за 25 баксов добавляют твой дизайн в чип, а за 100 баксов по готовности выдают тебе тестовую плату с припаянным чипом (вроде говорят можно и бесплатно пролезть в чип, если место останется)

Статистика по недавно пришедшей первой партии:

• 152 projects submitted. Each project is 100um x 100um
• 100 people willing to pay $100 for the chip mounted on a PCB.
• 115 used Wokwi graphical editor, 31 Verilog, 3 XLS, 2 Chisel, 1 Amaranth
• 15k standard cells used across all projects.
• Most cells used in a design was 600, the least was 14.
• Total wire length 772 mm.

Даты:

• Launched: 2022-08-17
• Submission closed: 2022-09-01
• Submitted to Efabless 2022-09-05 for the MPW7 shuttle using Skywater 130nm open source PDK

P.S. Чипы заказываются через программу ChipIgnite от efabless - там за $9750 делают 100 QFN или 300 WCSP (wafer-chip-scale package) чипов, каждый из которых имеет 37 пользовательских входов-выходов, которые могут быть как цифровыми, так и аналоговыми, причём они также дают 5 собранных плат для тестирования: https://platform.efabless.com/shuttles/2211Q (TinyTapeout видимо будет собирать свои платы на стороне за отдельные деньги)

[Shaos]

Инфа по второй партии чипов, у которой дедлайн 28 ноября 2022 года - на чипе располагаются 498 дизайнов (хотя я насчитал только 473 места):

chip.png

У чипа есть 8 входов и 8 выходов, которые могут быть подключены хитрой последовательной логикой к нужному дизайну, выбранному через active_select:

pinout.png

Вот кусок схемы распространения входов и выходов:

scan.png

Частота тактирования 100 МГц, но так как в цепи полтыщи схем, то частота чтения-записи в конкретную схему будет составлять лишь 12.5 кГц:

clock.png

Вот много буков про то, как это всё будет работать:

updating.png

Интересный момент состоит в том, что получив плату, можно поиграться с любым включённым в чип дизайном, просто выбрав его джамперами

[Shaos]

В отличие от бесплатного гуглосиликона они гарантируют, что дизайн войдёт в чип (в последний раз у гугла говорят только 40 из 80 дизайнов было включено т.е. лотерея).

Самый простой способ добавить свой дизайн в TinyTapeout - это заюзать онлайн редактор wokwi - пример:

https://wokwi.com/projects/340318610245288530

Для дальнейшей перегонки wokwi-дизайна в TinyTapeout-чип разрешается использовать только гейты фильтруемые по ключевому слову logic (и земля с питанием):

wokwi.png

Есть ещё возможность копипастой вставить D-триггер со сбросом и установкой (в меню его почему-то нету) и оно вроде даже работает: https://wokwi.com/projects/348547708215099988

Видео про wokwi:


https://www.youtube.com/watch?v=CBkYEheK29k

Вот ещё одно видео про TinyTapeout - тут рассказывается как подготовить свой дизайн для засылки через гит:


https://youtu.be/GlvlZzjyUGI

[Shaos]

Кто хочет чего нарисовать в wokwi? Я оплачу попадание в чип, но выкуплю только одну плату для тестирования себе

Вот пример дизайна тестирующего D-триггер со сбросом и установкой:

Screenshot from 2022-11-16 21-51-55.png

https://wokwi.com/projects/348547708215099988

В результате компиляции через GitHub оно превращается вот в такой Verilog:

Code: Select all

/* Automatically generated from https://wokwi.com/projects/348547708215099988 */

`default_nettype none

module user_module_348547708215099988(
  input [7:0] io_in,
  output [7:0] io_out
);
  wire net1 = io_in[1];
  wire net2 = io_in[2];
  wire net3 = io_in[3];
  wire net4 = io_in[4];
  wire net5 = io_in[5];
  wire net6 = io_in[6];
  wire net7 = io_in[7];
  wire net8;
  wire net9;
  wire net10 = 1'b0;
  wire net11 = 1'b1;
  wire net12 = 1'b1;

  assign io_out[2] = net8;
  assign io_out[3] = net9;
  assign io_out[5] = net5;
  assign io_out[6] = net6;
  assign io_out[7] = net7;

  and_cell gate1 (

  );
  or_cell gate2 (

  );
  xor_cell gate3 (

  );
  nand_cell gate4 (

  );
  not_cell gate5 (

  );
  buffer_cell gate6 (

  );
  mux_cell mux1 (

  );
  dff_cell flipflop1 (

  );
  mux_cell mux2 (

  );
  dff_cell flop1 (

  );
  dffsr_cell flipflop2 (
    .d (net1),
    .clk (net2),
    .s (net3),
    .r (net4),
    .q (net8),
    .notq (net9)
  );
endmodule

Чтобы сделать что-то своё пригодное для TinyTapeout просто делаете себе копию этой wokwi и меняете всё что между зелёными плашками на своё используя только разрешённые гейты

P.S. К сожалению ничего троичного тут сделать нельзя т.к. входные и выходные сигналы проходят цифровой цепочкой (аналог не пройдёт) и среди гейтов нету 3-входовых логических (только 2-входовые) и TG-гейтов тут тоже нету (то бишь аналоговых ключей)...

[Shaos]

Вот более "продвинутый" тест

Screenshot from 2022-11-16 22-41-25.png

https://wokwi.com/projects/348540666182107731

который при компиляции превращается вот в такой Verilog:

Code: Select all

/* Automatically generated from https://wokwi.com/projects/348540666182107731 */

`default_nettype none

module user_module_348540666182107731(
  input [7:0] io_in,
  output [7:0] io_out
);
  wire net1 = io_in[1];
  wire net2 = io_in[2];
  wire net3 = io_in[3];
  wire net4 = io_in[4];
  wire net5 = io_in[5];
  wire net6 = io_in[6];
  wire net7 = io_in[7];
  wire net8;
  wire net9;
  wire net10 = 1'b0;
  wire net11 = 1'b1;
  wire net12 = 1'b1;

  assign io_out[2] = net8;
  assign io_out[3] = net9;
  assign io_out[5] = net5;
  assign io_out[6] = net6;
  assign io_out[7] = net7;

  and_cell gate1 (

  );
  or_cell gate2 (

  );
  xor_cell gate3 (

  );
  nand_cell gate4 (

  );
  not_cell gate5 (

  );
  buffer_cell gate6 (

  );
  mux_cell mux1 (

  );
  dff_cell flipflop1 (

  );
  mux_cell mux2 (

  );
  dff_cell flop1 (

  );
  dffsr_cell flipflop2 (
    .d (net1),
    .clk (net2),
    .s (net3),
    .r (net4),
    .q (net8),
    .notq (net9)
  );
endmodule

что синтезируется вот в такую топологию:

Test2.png

Как можно видеть тут ещё дофига места остаётся...

[Shaos]

Кто хочет чего нарисовать в wokwi? Я оплачу попадание в чип, но выкуплю только одну плату для тестирования себе

Ну или предлагайте на словах - я оценю сложность и попробую набросать

[Shaos]

В связи с тем, что желающих пока мало, авторы решили уменьшить кол-во дизайнов на чипе с ~500 до 250:

chip2.png

увеличив тем самым размер площади каждого дизайна (теперь 150x170um - можно воткнуть больше гейтов):

TestNew.png

и соответственно подняв скорость записи-вычитки входов-выходов с 12.5 кГц до 25 кГц (но так как тактирующий сигнал тоже проходит через эту цепочку как вход 0 - туда надо записывать 0 потом 1 потом снова 0 и т.д. т.е. частота тактирования конкретной схемы будет в 2 раза ниже - 12.5 кГц):

[A.L.]

Очень интересно. Жаль что времени только мало осталось.
Судя по всему, туда можно приличную схемку запихнуть.

[Shaos]

Очень интересно. Жаль что времени только мало осталось.
Судя по всему, туда можно приличную схемку запихнуть.

Продлили до 2 декабря срок сдачи

https://mailchi.mp/06a14af4e491/zero-to-asic-course-100-voucher-tiny-tapeout-3d-printing-standard-cells-14563040

Я тут придумал как больше входов передать внутрь - их можно по 5 запихивать
input 0 - clock
input 1 - reset (синхронный)
input 2 - half (переключает половинки)
и остальные 5 входов - это то что идёт на первые или вторые 5 триггеров:
https://wokwi.com/projects/349104178933531220

Screenshot from 2022-11-23 02-07-07.png

P.S. Кстати если кто не понял зачем в симуляторе воткнуты джамперы и 7-сегментный индикатор так это просто изображает как оно потом на тестовой плате будет работать:

[Shaos]

Вроде доделал одну ячейку игры жизнь и заслал в TinyTapeout

https://wokwi.com/projects/349011320806310484

GDS-GOL.png

оно использует "размножитель" входов из сообщения выше

и занимает в своей области (1/250 большого чипа) только чуть больше 3% площади

gds_render.jpg

P.S. Осталось тридцать с чем-то мест под мелкодизайны - предлагайте что ещё туда засунуть до 2 декабря - неделя осталась

[Shaos]

В оставшиеся дни можно попробовать забубенить 3-тритный сумматор (Binary Coded Ternary) - входы два 5-битных аргумента, которые внутри переводятся в два 3-тритных аргумента и на выход идёт 4-тритный ответ (2 бита на трит).

[Shaos]

Пока есть время решил добавить в тестовый дизайн вентиль Мюллера:

wokwi-sch.png

Который размещается в ячейку TinyTapeout (ещё старого уменьшенного размера) вот так:

gds_render_2.png

[Shaos]

Ну до кучи ещё "Binary Coded Ternary" селектор заслал:

[Shaos]

Я официально обозначился в 3 проектах в TinyTapeout-02:

https://tinytapeout.com/runs/tt02/

[Shaos]

Подошло время TT03 (TinyTapeout-03) - надо заслать проект до 24 апреля 2023 года

В этот раз по сути ничего не изменилось, кроме внешнего вида темплейта на Wokwi:

Screenshot from 2023-04-01 02-15-33.png

P.S. Результаты TT02 пока не пришли - у производителя чипов efabless случилась задержка (теперь пишут про июль 2023) плюс ихний банк лопнул...