Moderator: Shaos
Ок!..newold86 wrote:Иногда нужно следовать самому простому объяснениюLavr wrote:3. Вы прицепили внешний задающий генератор (возможно, 50МГц ? )
...Генератор там на 12 или сколько там нужно Ориону МГц. Внешний - потому что внутреннего у CPLD (да и у FPGA) нет.
Ну в общем-то обычные правила грамотной схемотехники, даже если не касаться ПЛИС.newold86 wrote:А вообще настоятельно рекомендую почитать приложенный файл:
Но счетчики следует делать вот так - как сумматор состояния выхода
Я бы, наверное, нарошно не придумал такое 
Меня терзают смутные сомнения... ты что, собрался схемы рисовать ?. Избавляйся от этого рудимента и все пиши на VHDL, Verilog или System Verilog (SV). Если выберешь SV, то будь в курсе, что он не поддерживается в Xilinx ISE.Lavr wrote:Но вобще говоря, кое-что несколько непривычно и забавно!
Вот так (как обычно привыкли) счетчики делать - нельзя!
регистра с единицей...
Видимо, понапихано у них там кучи сумматоров, по одному на каждый LU...
(щютка)
Я уже пытался отговорить, с кучей аргументов - не помоглоVasil Ivanov wrote:Меня терзают смутные сомнения... ты что, собрался схемы рисовать ?. Избавляйся от этого рудимента и все пиши на VHDL, Verilog или System Verilog (SV).
Да, я собираюсь порисовать схемы... Потому что мне это просто еще и нравится! 
- Все нации придут к коммунизму, но каждая - своим путём... 
Запростоfifan wrote:Попробуйте без ошибок описать на vhdl вот эту схему
Code: Select all
LIBRARY ieee;
USE ieee.std_logic_1164.all;
LIBRARY work;
ENTITY Block1 IS
PORT
(
ROMTD : IN STD_LOGIC;
A14 : IN STD_LOGIC;
A15 : IN STD_LOGIC;
NASS : IN STD_LOGIC;
IDP : OUT STD_LOGIC
);
END Block1;
ARCHITECTURE bdf_type OF Block1 IS
SIGNAL SYNTHESIZED_WIRE_0 : STD_LOGIC;
SIGNAL DFF_inst5 : STD_LOGIC;
SIGNAL SYNTHESIZED_WIRE_1 : STD_LOGIC;
SIGNAL SYNTHESIZED_WIRE_2 : STD_LOGIC;
BEGIN
SYNTHESIZED_WIRE_0 <= NOT(ROMTD);
SYNTHESIZED_WIRE_2 <= NOT(SYNTHESIZED_WIRE_0 AND A14 AND A15);
SYNTHESIZED_WIRE_1 <= NOT(A14 AND A15);
IDP <= DFF_inst5 AND SYNTHESIZED_WIRE_1;
PROCESS(SYNTHESIZED_WIRE_2,NASS)
BEGIN
IF (NASS = '0') THEN
DFF_inst5 <= '0';
ELSIF (RISING_EDGE(SYNTHESIZED_WIRE_2)) THEN
DFF_inst5 <= '1';
END IF;
END PROCESS;
END bdf_type;
А вот если теперь проверить наоборот: открываем новый проект, создаем файл VHDL,newold86 wrote:Естественно, я тут сжульничал
Прежде, чем постить, проверилLavr wrote:А вот если теперь проверить наоборот: открываем новый проект, создаем файл VHDL,newold86 wrote:Естественно, я тут сжульничал
подставляем в него текст из поста выше, компилируем...
А потом смотрим вьюером - соберет ли Quartus исходную схему или его мнение изменится?
Ну тогда утверждение, что "схемный дизайн ведет в тупик" выглядит несколько странно...newold86 wrote:Прежде, чем постить, проверилLavr wrote:А вот если теперь проверить наоборот: открываем новый проект, создаем файл VHDL,
подставляем в него текст из поста выше, компилируем...
А потом смотрим вьюером - соберет ли Quartus исходную схему или его мнение изменится?
Вообще не вижу ничего странного - понятно, что схемы такого размера хоть "вручную" из блоков FPGA собирай, разницы особой не будет. И преобразование в VHDL в этом случае тоже будет более-менее понятное (хотя штук 5 позорных строчек даже здесь я все-таки удалил, не вынесла душа поэта)... А вот что-то побольше превратится в совершенно нечитаемое месиво кода.Lavr wrote:Ну тогда утверждение, что "схемный дизайн ведет в тупик" выглядит несколько странно...
Ну и я вот не вижу ничего странного, тем более тупикового, в том, чтобы немного порисоватьnewold86 wrote:Вообще не вижу ничего странного...Lavr wrote:Ну тогда утверждение, что "схемный дизайн ведет в тупик" выглядит несколько странно...
