Что-то неувязочка какая-то с этим
КДП К1810ВТ03...
Вот здесь на схеме мы видим:
есть сигналы
B0,B1 – входы дешифратора (выборка банков памяти);
четыре строба
RAS0, RAS1, RAS2, RAS3 и
CAS – сигналы управления микросхемами динамической памяти .
На рисунке
УГО К1810ВТ03 ВХОДОВ! B0,B1 нет вообще!
и отсутствует сигнал
/RAS2.
Хотя на блок-схеме
КДП К1810ВТ03 они все показаны:
Далее - на
УГО К1810ВТ03 от Казаринова в принципе нет
вывода 26,
а на схеме от
Tronix-а мы его наблюдаем под названием
/SE:
Теперь смотрим, что по тексту у Казаринова:
B0/AL7, В1/ОР1/АН7 — входы выбора банка, выполняющие различные функции в зависимости от выбранного режима. Для режима 16К выводы В0, В1 выполняют функцию выбора банка и участвуют в формировании сигналов на одном из выходов /RAS0, /RAS1, /RAS2, /RAS3. Для режима 64К эти входы являются соответствующими адресными линиями AL7, АН7
.
То есть
B0 = AL7, а
В1 = АН7, что вполне логично, хотя на блок-схеме они есть все вместе...
Но - читаем Казаринова далее:
/RAS0, /RAS1, /RAS2/OUT7, /RAS3/B0 — стробы адреса строки. Выходные сигналы, выполняющие различные функции в зависимости от выбранного режима.
Ну ладно, будем считать, что /
OUT7 = /RAS2 но
B0 - теперь =
/RAS3 и стал
выходом!
В режиме 16К все четыре сигнала являются стробами младшего байта адреса ЗУ для различных банков и выполняют аналогичную функцию, как и сигнал /CAS. Низкий уровень сигнала на одном из выходов (/RAS0 —/RAS3) вырабатывается в зависимости от кода на входах В0, В1.
В режиме 64К стробами адреса являются только линии /RAS0, /RAS1. Выход /OUT7 является выходной линией старшего разряда адресов строк и столбцов, а выход В0 используется для выбора банка ЗУ.
При В0 = 0 формируется строб банка 0 (/RAS0), при В0 = 1 — строб банка 1 (/RAS1).
Что-то непонятка какая-то с этим входо-выходом
В0, которого на схеме
Tronix-а просто нет,
разве что это -
/SE... но он по схеме - вход!
Tronix и ещё у меня что-то сомнение, неужто выходы
OUT0-OUT7(A0-A7) КДП К1810ВТ03
такие мощные, что на них без буферизации вешают столько адресных входов микросхем
DRAM?
Я смотрю - там два управляющих
SEX0, SEX1, и то пробуферировали через повторители...
