nedoPC.org

В смысле, написанный на HDL'е, или с реальной микросхемой ?



Я тоже именно этим ресурсом активно пользовался

P.S. Наверное, было бы неплохо, чтобы модератор разделил бы мой и Ваш топики - проекты довольно разные, было бы проще следить...

В смысле реальный 82077А-1 в корпусе PLCC-68. В циклон я аналоговые цепи не засуну при всем желании

Я как бы тоже "за", ибо уж слишком наши проекты разошлись друг от друга, но с другой стороны... куча работы Shaos'у.
И по-любому он модератор, так что ему и решать.

отделил (отсюда)

P.S. все остальные мессаги касательно отделеня потёр, а это поправил - можно оставить так наверное, чтобы было понятно когда и зачем отделилось...

Прицепил оба имеющихся у меня привода (3.5" 1.44 и 5.25" 1.2).
Успешно проходят recalibrate и seek. А вот ReadID на пятидюймовом виснет (т.е. контроллер постоянно висит в фазе выполнения). Похоже, умер датчик индекса или ИК-диод. Или оба сразу.
На трехдюймовке ReadID успешно находит дорожки, на живых дискетах, разумеется. На мертвых - отваливается с правильной ошибкой, но не висит.
Блин, и ведь пятидюймовку наверно не найдешь уже...

Успешно почитан сектор в PIO-режиме. Сильно озадачил статус выполнения "abnormal termination" с аргументом end of cylinder.
Все дело в том, что контроллеру флопа нельзя указать число секторов для чтения. Можно указать только конец цилиндра, а конец передачи определяет исключительно сигнал DMA terminal count.
Таким образом, при PIO флоп читает все сектора до конца дороги (или сколько сказано в параметре EOT), лезет дальше, т.к. его никто не останавливает, и закономерно сообщает end of cylinder (т.е. вылет за пределы указанного EOT, каким бы оно ни было).
В документации на контроллер в п. 2.4.5 (DATA TRANSFER TERMINATION) прямо сказано:

В копилочку, так сказать.

Не поделитесь кодом ?

Держите.

Рассчитан на подключение к согласователям уровней с ручным управлением (ну т.е. не автоматическим), нет независимого управления старшей и младшей половиной, т.к. проц у меня именно 8086.
DENA используется для открытия трансиверов в фазе адреса, а DEND - в фазе данных.
Сигналы MRD/IORD и AMWR/AIOWR имеют длину 2 такта, MWR/IOWR - 1 такт (ну как в даташите).
INTA наружу выдается только один (первый все равно чисто технологический, для обмена между мастер и слейв PIC).

Спасибо !

Наберусь еще наглости - сигналы AEN и CEN не разбирались, как реализовать ?

Во-1 зачем?
Во-2 что там сложного-то? Судя по описанию, эти входы просто выключают те или иные выходы 8288. Добавьте пару условий да и все.

Есть одна пока не до конца сформировавшаяся мысль...



Какое-то время назад я пытался разобраться во внутренностях 8288, но datasheet'а мне не хватило, а больше никакой информации нарыть не смог...
И Verilog я не знаю вообще - читать/понимать еще немного могу, а вот дописать нет

CEN переключает все командные выходы (т.е. IORD и т.п. - см. в даташите картинку), а также DEN и /PDEN в неактивное состояние.

/AEN (если IOB=0, иначе не влияет ни на что вообще):
при переключении в 0 (т.е. активен) разрешает все командные выходы,
при переключении в 1 (неактивен) запрещает их, переводя в Z-состояние.

Циклон вообще не позволяет каким-либо внутренним узлам переходить в Z-состояние, только внешним ногам. Так что AEN имеет смысл реализовывать, если у вас командные сигналы выходят наружу и не проходят через согласователи уровней и с ними параллельно работает какой-нибудь DMA.

Приделал на скорую руку DMA под флоп. Код не выкладываю, ибо во-1 раскидано по разным модулям, во-2 сильно урезано (1 канал, да и тот сугубо в режиме on-demand), в-3 комментировано чуть менее чем никак.
Тем не менее, наконец-то сектор с 3.5" почитан без ошибок.

Купил еще один 5.25" аж в Сумах, подрубил... и понял, что я чего-то не понял. Виснет точно так же.
Переткнул на боевой Core i7 - успешно пытается читать дискеты 20-летней давности (угу, fformat даже удалось скопировать). В основном, конечно, дальше корня дело не идет, но и то хлеб.

Похоже, дело в подтяжках входных линий (т.к. смену дискеты тоже не видит). Стоят килоомные резисторы, планирую уменьшить до 200-300 Ом (как рекомендовано в даташите на контроллер). И в связи с этим возникают 2 вопроса:

1. Что курили разработчики, предлагая мне собрать схему на картинке? Я раздельные шлейфы должен был делать, или что?
2. Если же по-людски обойтись одним шлейфом, то не убью ли я 3.5" флоп такими подтяжками (200-300 Ом)? Не то чтобы его очень жалко, но все-таки...

Не подскажете, какой из них соответствует "настоящему" сигналу DEN ? У меня что-то сегодня с головой, вообще запутался во всем...

И, насколько я понял, полярность сигнала отличается от полярности этого же сигнала у 8288 ?

У 8288 нет фазы адреса

Я избавился от внешних защелок адреса, а значит, нужно было пропустить адрес от CPU через согласователи (они же трансиверы) в момент спада ALE. Для этого их надо открыть, что и выполняет nDENA, с DT/R ничего делать при этом не надо - он и так =1.

Так что настоящий - nDEND, но он у меня слегка растянут. Помню, что сделал это для того, чтобы при nMRD/nIORD в его длительность укладывалось 2 фронта клока проца, а не один. Но вот зачем это мне было нужно - уже не помню

Да, ну и забыл обозначить частоты - OSC = 3*CLK, т.е. CLK - это клок проца со скважностью 30% от 8284, OSC - опорная частота, которая подается на 8284.
В моем случае CLK = 10M, OSC = 30M.

8284 я уже давал, там почти ничего не поменялось.

По флопам - дело было не бобине (с). Выловил гнусный баг в коде сброса контроллера, и новый 5" привод заработал как там и был. Так что подтяжки в 1к - вполне.
После недолгих исправлений в DMA заработала и запись.
Допишу остатки int13 и будем пробовать загрузить винду

Сколько слоев использовали и чем разводили ?