Z80 Finite State Machine

Admin Joined: 09 Jan 2003 Posts: 12576 Location: New York

Shaos к сожалению не всё помнит - иногда только Search спасает, да и то не всегда...
_________________
XMPP:shaos@jabber.org

Posted: 10 Jun 2013 05:17 Post subject:

Posted: 15 Jun 2013 06:18 Post subject:

Вопросов пока больше нет?

Попытался нарисовать управление блоком АЛУ. Запутался в сигналах, поэтому продолжил рисовать от instruction register. В направлении к РОН там только комбинационная логика с мелкими вкраплениями триггеров различной конструкции для, например, exx или ex DE,HL. Расположение РОН скорее всего всё-таки соответствует иллюстрации из книги.

Что обработано:
- instruction register
- "распознаватель" команд
- комбинационная логика после "распознавателя"
- комбинационная логика с сигналами от блока управления (почти готово)
- блок АЛУ
- блок РОН

Что осталось:
- логика управления блоком АЛУ, блоком РОН, коммутацией шин и т.п.
- формирование флагов
- блок управления (reset, wait, interrupt, машинные циклы и т.п.)
- подключение выводов D0...D7 к внутренней шине данных
- прочие мелочи

Блок управления наверное будет самым сложным, он занимает 20% площади кристалла, в нём куча логики с обратными связями (триггеры, причём, кажется, многофазные) и нет никакой системы.

Posted: 15 Jun 2013 07:32 Post subject:

Картинка ещё раз http://yadi.sk/d/75ZpHn-i5fP8M
Сигнал 10 соединён с 24, а 11 и 25 это инвертированные 10 и 24, то есть одно и то же. Перекрёстное соединение полубайтов видимо используется только для rrd.

Примерный порядок работы блока АЛУ.

С ШД процессора через коммутатор-сдвигатель аргументы записываются в 8-битные регистры (прямоугольные блоки слева и справа). Левый регистр может инвертировать данные.

На АЛУ подаются младшие полубайты (открыты транзисторы, управляемые сигналами 24 и 10), при этом также выход АЛУ соединён с 4-битным регистром (квадратный блок в середине).

На АЛУ подаются старшие полубайты (открыты транзисторы 25 и 11), при этом 4-битный регистр отключается от АЛУ и хранит младший полубайт результата.

Затем подаётся сигнал 15, открываются транзисторы, на локальную шину блока АЛУ подаётся байт результата, активируются драйверы (сигнал 34) и результат попадает на шину процессора.

Точные фазы работы смогу сказать после того, как разберу схему управления.

Posted: 19 Jun 2013 09:29 Post subject:

А вот интересно, ИП3 круче, чем АЛУ сабжа?

Posted: 19 Jun 2013 10:04 Post subject:

Posted: 19 Jun 2013 10:09 Post subject:

Posted: 19 Jun 2013 14:33 Post subject:

Posted: 28 Jun 2013 16:41 Post subject:

Не с той стороны я рисовать схему начал. Надо было как раз с этой сложной схемы управления, можно было бы хоть как-то внешние сигналы сэмулировать, чтение команды в instruction register, а потом и всё остальное.

Процесс движется, надо будет отдельно заняться упрощением схемы. Сейчас это почти 40 страниц А4 и около 400 сигналов, рисовавшихся по принципу "что вижу, то пою"

Posted: 09 Jul 2013 17:39 Post subject:

Дорисовал схему управления. На эту схему завязаны все входящие и выходящие управляющие сигналы микропроцессора (CLK, RESET, RD, WR, BUSRQ...), также она содержит два "счётчика" тактов (или FSM, не знаю как точно назвать). Один счётчик считает такты, сброс по условию, второй счётчик несколько сложнее. Выходы счётчиков заведены на огромную комбинационную схему, которая в зависимости от декодированной команды и номера такта (и цикла?) формирует сигналы управления для АЛУ, чтения-записи регистров, сброса счётчиков и т.д.

На рисунке http://yadi.sk/d/hHdabDM46f1UY слева второй счётчик (счётный вход 625, выходы 202...206), справа схема разрешения тактирования этого счётчика (выход 609 комбинируется с CLK и получается 625). То есть условие, при котором меняется состояние этого "счётчика", достаточно сложное.
Сигналы 1xx, 2xx (кроме 20x, это выходы счётчиков) формируются той самой комбинационной схемой.

Posted: 09 Jul 2013 18:05 Post subject:

Posted: 10 Jul 2013 04:40 Post subject:

Как бы да, но в схеме много "табличных" преобразований.

Posted: 06 Aug 2013 06:05 Post subject:

http://yadi.sk/d/s5RRVIjP7cRgA
Похоже что это всё-таки "счётчик" циклов.

Сигнал 627 - запись "10000", сброс. Формируется очень просто: для каждого цикла (их 5, сигналы 206, 205, 204, 203, 202) существует группа команд, при которых формируется сигнал 613. Например, для цикла 206 (первого) это выходы декодера 171, 172, 173, 177. Проверил - да, это одноцикловые команды.

Сигнал 626 - запись "x001x", переход с цикла 1 или 2 на цикл 4. Используются выходы декодера команд 49, 172, 173, 177. Какие это команды сложно сказать, в декодере не всё так просто. (Впрочем, как и везде в этом процессоре.)

Сигнал 609 - переход на следующий цикл. Логику формирования объяснить не возьмусь

Вверху схема #BUSRQ и #BUSACK, на неё же заведён 609, то есть запрос будет обработан только после окончания очередного цикла. 606 это, видимо, блокировка тактирования счётчика тактов (сигналы 211, 210, 209, 208...).

Posted: 06 Aug 2013 10:38 Post subject: