Формирование сигнала AR для К1801ВМ2

[bk-m]

где то писалось как можно симитировать AR так что по идее можно. но вот к ВМ3 точно можно прилепить.
схема взята из статьи "Одноплатный микроконтроллер с малым потреблением энергии" МПСС ¹1 1990 стр 70-72

AR это подтверждение записи адреса, обычно формируется из SYNC небольшой задержкой из одного-двух повторителей (инверторов).

[Shaos]

Где-то попадалось что задерживать AR надо на 1.5-2 такта от SYNC

Также советуют задерживать начало DOUT, т.к. по нему данные могут быть ещё не готовы

Я пожалуй построю агрегат, где будет настраиваемая задержка для разных сигналов - причём в периодах удвоенной тактовой частоты (чтобы возможно было делать задержку в 1.5 такта)

[bk-m]

Если на шине стоят "быстрые" регистры адреса из 1533-серии с записью по SYNC через инвертор, то нет смысла делать формирователь AR в 1.5 такта.
Регистры 588ИР1 для ВМ2,ВМ3 не очень подходят - они слишком медленные (у ИР1 кстати есть AR - им будет сигнал с вывода 26 "подтверждение записи").

[Shaos]

Если всё было так просто, то фейковый AR можно было бы непосредственно из SYNC формировать, но так никто не делает - я вроде где-то встречал, что в ВМ2 есть некие требования по минимальной задержке AR от SYNC, которая должна обязательно выдерживаться...

P.S. Вот нашёл http://pdp-11.ru/mybk/doc/1801VM.TXT

Длительность выдачи адреса при адресном обмене
регулируется сигналом AR. Чтобы эта фаза была минимальной
длительности, сигнал AR нужно выставить низким уровнем в той же фазе
сигнала CLCO, в которой сигнал SYNC переходит в низкий уровень.
Если это требование выполняется, то процессор с некоторой задержкой
относительно отрицательного фронта AR снимет адрес с магистрали.

[bk-m]

По поводу подключения ВГ2:
Якубовский С.В. Цифровые и аналоговые интегральные микросхемы 1989, стр.185
Резистор R подключается к выводу Ucc, С - к выводу GND.
-
(схемотехнику под ВМ2 действительно лучше рассматривать отдельно в соответствующей теме, но блок ОЗУ для него может быть таким-же как и для ВМ1)

[Mixa64]

На макетке AR к SYNC замыкал, работает вполне, косяков не замечено.
Насчет того, куда второй конц C у ВГ2 должен быть подключен, вопрос скорее философский. С инженерной точки зрения подойдет источник любого неразрушающего потенциала с внутренним сопротивлением <<R.

[bk-m]

С инженерной точки зрения подключение конденсатора параллельно резистору к +5в для получения задержки выглядит странно - там получается как раз наоборот - схема получения более крутой формы импульса а не задержки ...

[Mixa64]

С инженерной точки зрения подключение конденсатора параллельно резистору к +5в для получения задержки выглядит странно - там получается как раз наоборот - схема получения более крутой формы импульса а не задержки ...

Не-а. "Выглядит" только странно, не более.

[Lavr]

На макетке AR к SYNC замыкал, работает вполне, косяков не замечено.

А что ты собирал на макетке с К1801ВМ2?
Может что-то простенькое? А то мы нашли простую схему, но на неродных деталях она
зело распухает...


Посмотрел, как сделали сигнал AR в контроллере Д60.2 для УЧПУ 2С42 и 2Р22 -
ну очень они перемудрили...

[Lavr]

Где-то попадалось что задерживать AR надо на 1.5-2 такта от SYNC...

Как его сформировать - мы разобрались вроде... но меня озадачил другой вопрос:
а что будет, если его задержать надолго?
То есть SYNC - пошел, а AR - мы не выставляем?...

Я нигде в имеющейся документации по К1801ВМ2 не прочитал, чтобы он ушел в этой ситуации
на обработку ошибки обращения к памяти, как было бы с сигналом RPLY.

Может быть сигнал AR и можно использовать у К1801ВМ2 в качестве аналогии READY у
i8080 для организации пошагового режима?

[Lavr]

Попалась мне тут статейка: Андреасян А. Г., Гаврилкин В. А., Лопаткинский В. А.
"Микрокомпьютерная система на базе микропроцессора КМ1801ВМ2"
Микропроцессорные средства и системы 1990 ¹05-06 (с.33), так там они пишут,
что задержка сигнала AR просто позволяет удлиннить цикл и
согласовать проц с более медленными УВВ.

А вот тормозить процессор они советуют сигналом SACK.

Жалко, в поздних МПСС статьи пошли уже зачастую без подробных схем...

[MM]

В плате КЦГД от ДВК AR закорочен на SYNC.
Однако, при макетировании контроллеров на 1801ВМ2Б выяснилось, что в минимальной конфигурации с 1801РЕ2-055 и СОЗУ + 3 шт. 555ИР23 + 1801ВП1-065 на МПИ мощности сигналов АД0-АД15 у 1801ВМ2 не хватает для достойной картины на МПИ, и приходится ограничивать частоту - на 6 мгц. Однако с задержкой на 2 такта сигнала AR ( от SYNC ) и заменой процессора на 1801ВМ2А разгонные возможности возрастают примерно до 12-14 мгц ( по входу в процессор - CLCI ). При этом производительность на командах типа 060102 практически идентична производительности 1801ВМ3А - 6 мгц.
Все замеры проводились при 0-тактов задержки СОЗУ.
*
В УКНЦ сигнал AR приделан к сигналу SYNC через резистор и конденсатор. Резистор установлен между ножками AR и SYNC, а конденсатор - между AR и общим.

[Shaos]

Вот как в официальной документации на ВМ2 советуют AR формировать:

[Lavr]

Пишут, что можно и вот так:

ar_syg.gif

[Lavr]

Посмотрел, как сделали сигнал AR в контроллере Д60.2 для УЧПУ 2С42 и 2Р22 -
ну очень они перемудрили...

Посмотрел случайно еще раз - не очень-то и намудрили... задержка на ёмкости и одновибратор
на триггере. Разве что, считается, одновибратор такого типа крутой фронт выдаёт...