Трёхпроводная троичка

[Shaos]

Ну например в случае "двоички" ПЗУ схлопнется до 4 2-битовых ячеек (вместо ваших 8 3-битовых) - нафига городить трёхпроводные городки?

[AndrejKulikov]

Троичный трёхбитный симметричный полусумматор в виде виртуального чипа (виртуальной микросхемы)

Снимок Box-модели виртуального чипа (виртуальной микросхемы) троичного трёхбитного полусумматора в логическом симуляторе Atanua/Win32 1.2.130617:

TernaryHalfAdder.png

Код Box-модели виртуального чипа (виртуальной микросхемы) в виде текстового файла:

TernaryHalfAdder.txt

После скачивания расширение .txt нужно заменить на расширение .atanua
Box-модель виртуального чипа (виртуальной микросхемы) загружается в модель через кнопку "Box" и появляется в модели в виде виртуального чипа (виртуальной микросхемы). Выводы в виртуальном чипе (в виртуальной микросхеме) проставляются в порядке проставления "External Pin" в Box-модели виртуального чипа (виртуальной микросхемы).

Снимок модели с виртуальным чипом (с виртуальной микросхемой) троичного трёхбитного полусумматора и схемой проверки виртуального чипа (виртуальной микросхемы) троичного трёхбитного полусумматора:

Test1.png

Троичному 1-но тритному полсумматору соответствует ln3/ln2= 1,58...-битный двоичный полусумматор.
Время выполнения полусложения равно 2dt, где dt - время задержки в одном типовом логическом элементе.
Полное сложение выполняется за два прохода, при этом время полного сложения равно не менее 2*2dt= 4dt.

[AndrejKulikov]

Троичный трёхбитный симметричный полный (трёхвходовой, трёхоперандный, трёхаргументный, трёхтритный) сумматор в виде виртуального чипа (виртуальной микросхемы) в логическом симуляторе Atanua/Win32 1.2.130617. Часть I.
Снимок модели:

FullAdderSymmetricCircuit.png

Троичному 1-но тритному полному сумматору соответствует ln3/ln2= 1,58...-битный двоичный полный сумматор.
Из-за отсутствия в логическом симуляторе Atanua/Win32 1.2.130617 логических элементов nИЛИ (n-in OR, ORn) с числом входов больше 8-ми шифратор пришлось сделать двухступенчатым, что увеличило время сложения на 1*dt, с 2*dt до 3*dt, где dt - время задержки в одном типовом логическом элементе. Следует отметить, что в симуляторе электронных схем Circuit Simulator такие логические элементы есть и в нём шифратор можно сделать одноступенчатым и получить время сложения всего сумматора равное 2*dt, что на 1/3 (на 33,3...%) увеличивает производительность сумматора.

Снимок Box-модели:

FullAdderSymmetric.png

Снимок виртуального чипа со схемой проверки:

FullAdderSymmetricChip.png

В случае применения двухступенчатого шифратора время выполнения полного сложения равно 3dt, где dt - время задержки в одном типовом логическом элементе.
В случае применения одноступенчатого шифратора на многовходовых логических элементах nИЛИ (n-in OR, NORn) время выполнения полного сложения равно 2dt, где dt - время задержки в одном типовом логическом элементе.

[AndrejKulikov]

Троичный трёхбитный симметричный полный (трёхвходовой, трёхоперандный, трёхаргументный, трёхтритный) сумматор в виде виртуального чипа (виртуальной микросхемы) в логическом симуляторе Atanua/Win32 1.2.130617. Часть II.

FullAdderSymmetricCircuit.rar

В архиве FullAdderSymmetricCircuit.rar:
FullAdderSymmetricCircuit.atanua - код модели,
FullAdderSymmetric.atanua - код Box-модели,
FullAdderSymmetricChip.atanua - код виртуального чипа со схемой проверки.

[AndrejKulikov]

Троичный трёхбитный симметричный сумматор, последовательный, асинхронный, 3-х тритный, в логическом симуляторе Atanua/Win32 1.2.130617:

TernaryFullAdderSymmetric3-trit.png

Троичные трёхбитные 3S-триггеры (3Set-триггеры, S0S1S2-триггеры, Set0Set1Set2-триггеры) служат для ввода тритов и частью схемы собственно сумматора не являются.
Троичному 3-х тритному сумматору соответствует 3*ln3/ln2=3*1,58...= 4,75...-битный двоичный сумматор.

TernaryFullAdderSymmetric6-trit.rar

В архиве TernaryFullAdderSymmetric6-trit.rar:
FullAdderSymmetric.atanua - код Box-модели виртуального чипа,
TernaryFullAdderSymmetric3-trit.atanua - код модели с виртуальными чипами со схемой проверки.

В случае применения двухступенчатого шифратора время выполнения сложения равно 3dt*3= 9dt, где dt - время задержки в одном типовом логическом элементе.
В случае применения одноступенчатого шифратора на многовходовых логических элементах nИЛИ (n-in OR, NORn) время выполнения сложения равно 2dt*3= 6dt.

[AndrejKulikov]

Троичный трёхбитный симметричный сумматор, последовательный, асинхронный, 6-ти тритный, в логическом симуляторе Atanua/Win32 1.2.130617:

TernaryFullAdderSymmetric6-trit.png

Троичные трёхбитные 3S-триггеры (3Set-триггеры, S0S1S2-триггеры, Set0Set1Set2-триггеры) служат для ввода тритов и частью схемы собственно сумматора не являются.

Троичному 6-ти тритному сумматору соответствует 6*ln3/ln2=6*1,58...= 9,5...-битный двоичный сумматор, что на 1,5... бита больше, чем в 8-ми битных контроллерах и 8-ми битных компьютерах.

TernaryFullAdderSymmetric6-trit.rar

В архиве TernaryFullAdderSymmetric6-trit.rar:
FullAdderSymmetric.atanua - код Box-модели виртуального чипа,
TernaryFullAdderSymmetric6-trit.atanua - код модели с виртуальными чипами со схемой проверки.

В случае применения двухступенчатого шифратора время выполнения сложения равно 3dt*6= 18dt, где dt - время задержки в одном типовом логическом элементе.
В случае применения одноступенчатого шифратора на многовходовых логических элементах nИЛИ (n-in OR, NORn) время выполнения сложения равно 2dt*6= 12dt.

[AndrejKulikov]

Троичный трёхбитный симметричный сумматор, последовательный, асинхронный, 9-ти тритный, в логическом симуляторе Atanua/Win32 1.2.130617:

TernarySymmetricAdder-Subtractor9-trit.png

Троичные трёхбитные 3S-триггеры (3Set-триггеры, S0S1S2-триггеры, Set0Set1Set2-триггеры) служат для ввода тритов и являются не частью схемы собственно сумматора троичных чисел со знаком, а входным троичным асинхронным регистром для запоминания двух 9-ти тритных операндов.

В случае применения двухступенчатого шифратора время выполнения сложения-вычитания равно 3dt*9=27dt, где dt - время задержки в одном типовом логическом элементе.
В случае применения одноступенчатого шифратора на многовходовых логических элементах nИЛИ (n-in OR, NORn) время выполнения сложения равно 2dt*9=18dt.
Троичному 9-ти тритному сумматору троичных чисел со знаком соответствует 9*ln3/ln2=9*1,58...= 14,26...-битный двоичный сумматор, а
троичные 9-ти тритные контроллеры, только по длине машинного слова, обрабатываемого за одну команду, в 9*ln3/8*ln2= 1,78... раза мощнее 8-ми битных контроллеров и 8-ми битных компьютеров, но на 1,73... бита меньше, чем в 16-ти битных контроллерах и в 16-ти битных компьютерах, но, из-за большего быстродействия троичной трёхбитной системы логических элементов, не уступают по быстродействию (по мощности, по производительности) и 16-ти битным контроллерам и 16-ти битным компьютерам.
9-ти тритное ОЗУ и девятитритное слово при записи на магнитный барабан использовалось в троичной эвм "Сетунь" Брусенцова-Соболева, но в "Сетуни" был всего лишь один одноразрядный полусумматор. Полное одноразрядное сложение выполнялось программным способом за два прохода. Сложение одинарных 9-ти тритных чисел и 18-ти тритных чисел двойной точности тоже выполнялось программным способом за 18-ть и 36-ть проходов через одноразрядный полусумматор соответственно, что сильно снижало быстродействие "Сетуни" (сумматор на одном одноразрядном полусумматоре был очень слабеньким).

TernarySymmetricAdder-Subtractor9-trit.rar

В архиве TernarySymmetricAdder-Subtractor9-trit.rar:
FullAdderSymmetric.atanua - код Box-модели виртуального чипа,
TernarySymmetricAdder-Subtractor9-trit.atanua - код модели с виртуальными чипами и со схемой проверки.

[AndrejKulikov]

Троичный трёхбитный симметричный сумматор, последовательный, асинхронный, 18-ти тритный, в логическом симуляторе Atanua/Win32 1.2.130617:

TernarySymmetricAdder-Subtractor18-trit.png

Троичные трёхбитные 3S-триггеры (3Set-триггеры, S0S1S2-триггеры, Set0Set1Set2-триггеры) служат для ввода тритов и являются не частью схемы собственно сумматора троичных чисел со знаком, а входным троичным асинхронным регистром для запоминания двух 18-ти тритных операндов.

Троичному 18-ти тритному сумматору троичных чисел со знаком соответствует 18*ln3/ln2=18*1,58...= 28,5...-битный двоичный сумматор.
В случае применения двухступенчатого шифратора время выполнения сложения равно 3dt*18=54dt, где dt - время задержки в одном типовом логическом элементе.
В случае применения одноступенчатого шифратора на многовходовых логических элементах nИЛИ (n-in OR, NORn) время выполнения сложения равно 2dt*18=36dt.
18-ти тритные контроллеры и 18-ти тритные эвм превосходят по быстродействию, по мощности, по производительности и другим параметрам и 16-ти битные контроллеры и 16-ти битные компьютеры, при этом 16-ти битное слово полностью помещается в 18-ти тритное слово без преобразования в троичное слово.

Троичным 27-ми тритным эвм соответствуют 27*ln3/ln2=27*1,58...= 42,7...-битные двоичные компьютеры, т.е. троичные 27-ми тритные эвм по многим параметрам значительно превосходят двоичные 32-х битные компьютеры.
В случае применения двухступенчатого шифратора время выполнения сложения равно 3dt*27=81dt, где dt - время задержки в одном типовом логическом элементе.
В случае применения одноступенчатого шифратора на многовходовых логических элементах nИЛИ (n-in OR, NORn) время выполнения сложения равно 2dt*27=54dt.

Троичным 54-х тритным эвм соответствуют 54*ln3/ln2=54*1,58...= 85,5...-битные двоичные компьютеры, т.е. троичные 54-х тритные эвм по многим параметрам значительно превосходят двоичные 64-х битные компьютеры.
В случае применения двухступенчатого шифратора время выполнения сложения равно 3dt*54=162dt, где dt - время задержки в одном типовом логическом элементе.
В случае применения одноступенчатого шифратора на многовходовых логических элементах nИЛИ (n-in OR, NORn) время выполнения сложения равно 2dt*54=108dt.

TernarySymmetricAdder-Subtractor18-trit.rar

В архиве TernarySymmetricAdder-Subtractor18-trit.rar:
FullAdderSymmetric.atanua - код Box-модели виртуального чипа,
TernarySymmetricAdder-Subtractor18-trit.atanua - код модели с виртуальными чипами и со схемой проверки.

[DimkaM]

Я что то недопонимаю. Чтобы передать три состояния, нужно три проводника что-ли?
А если бы двоичная система была, то нужно будет два проводника для двух состояний!?

[DimkaM]

1,78... раза мощнее 8-ми битных контроллеров и 8-ми битных компьютеров[/b], но на 1,73... бита меньше, чем в 16-ти битных контроллерах и в 16-ти битных компьютерах, но, из-за большего быстродействия троичной трёхбитной системы логических элементов, не уступают по быстродействию (по мощности, по производительности) и 16-ти битным контроллерам и 16-ти битным компьютерам.

Во сколько раз нужно больше проводников и транзисторов для трёхпроводной троички
по сравнению с однопроводной троичкой
по сравнению с однопроводной двоичкой

И чем больше проводников, тем больше проблем с топологией
Поэтому также интересует занимаемая площадь тогоже 18тритного сумматора, по сравнению с однопроводными системами

[AndrejKulikov]

Троичный счётный триггер (Т-триггер) с автоматической установкой в "0" при включении, трёхбитный, (Ternary T-Trigger, TTT0) в виде виртуального чипа в логическом симуляторе Atanua/Win32 1.2.130617. Часть I.
Снимок модели:

TernaryTtrigger0.png

Снимок Box-модели (Atanua, Guide, Boxing):

TTT0.png

После нажатия в текущей модели в логическом симуляторе Atanua/Win32 1.2.130617 кнопки Box и загрузки Box-модели в текущую модель, в текущей модели Box-модель появляется в виде чипа.
Снимок виртуального чипа со схемой проверки:

TTT0test.png

Троичный счётный триггер одновременно является и счётчиком до 3 и делителем входной частоты на 3. Счётчик-делитель на 3 можно наращивать до 9, до 27, до 81 и т.д. При этом выход B2 предыдущего чипа соединяется со входом CLK следующего чипа.

[AndrejKulikov]

Троичный счётный триггер (Т-триггер) с автоматической установкой в "0" при включении, трёхбитный, (Ternary T-Trigger, TTT0) в виде виртуального чипа в логическом симуляторе Atanua/Win32 1.2.130617. Часть II.

TernaryTtrigger.rar

В архиве TernaryTtrigger.rar:
TernaryTtrigger0.atanua - код модели,
TTT0.atanua - код Box-модели,
TTT0test.atanua - код виртуального чипа со схемой проверки.

[Shaos]

После скачивания файлов с расширением .txt расширение .txt нужно заменить на расширение .atanua

Есть такая штука, называется zip - архивирует всё на свете, цепляется сюда на ура и не требует переименований

[AndrejKulikov]

Исследование наличия генерации при включении двоичного RS-триггера и трёхбитного троичного счётного триггера (Т-триггера) в трёх симуляторах. Часть I.

В логическом симуляторе Atanua/Win32 1.2.130617 при загрузке и включении модели трёхбитного троичного счётного триггера на логическом пробнике LogicProbe наблюдается генерация на всех трёх выходных линиях:

Ternary T-trigger in Atanua.JPG

В более сложных моделях в Atanua, например, в TCA0, трёхбитный счётный триггер (и трёхбитные троичные D-триггеры тоже) сбивается, входит в режим генерации и не выходит из режима генерации, т.е. перестаёт работать.

В симуляторе электронных схем Circuit Simulator v1.6i после набора схемы модели трёхбитный триггер вроде бы, как бы, работает, но при загрузке и включении сохранённой в файле модели Т-триггера входит в режим генерации и не выходит из него:

Ternary T-trigger in Circuit Simulator.JPG

В более сложных моделях в Circuit Simulator v1.6i, например, в TCA0, трёхбитный счётный триггер (и трёхбитные троичные D-триггеры тоже) сбивается, входит в режим генерации и не выходит из режима генерации, т.е. тоже перестаёт работать.

Для выяснения есть ли генерация или нет генерации в триггерах при включении автором был разработан Logic Simulator-Viewer с собственной математической моделью логических элементов с рандомизированными временами задержки в типовых логических элементах. Рандомизация величиной в +/- 1 nsec (+/- 0.1*dt, +/- dt/10, +/- 10% от dt) от времени задержки в одном типовом логическом элементе - dt (10 nsec) моделирует воздействие шумов на логические элементы, т.е. логические элементы переключаются не сразу, а через рандомизированное на +/- 1 nsec (+/- 0.1*dt, +/- dt/10, +/- 10% от dt) время задержки в типовом логическом элементе: dt*(1+(2*RND-1)/10), где dt - время задержки в одном типовом логическом элементе, а RND - случайное число в диапазоне от 0 до 1. Circuit Simulator v1.6i использовался в качестве редактора логических схем для сборки и сохранения модели в файле в стандартном для Circuit Simulator'a формате. Симуляция же производилась в разработанном Logic Simulator-Viewer'е, который запускался в DOSBox 0.74. При включении модели RS-триггера наблюдалось до 40-ка циклов генерации. Время задержки - 10nsec. Шаг итераций - 1nsec. При времени задержки равном 10nsec, 40-ка циклам генерации приблизительно соответствует 800nsec (0.8usec), поэтому генерация при включении напряжения питания не видна в реальном времени, а видна только на осциллографе или в правильных логических симуляторах. Время переключения двоичного RS-триггера оказалось равным 2dt, где dt - время задержки в одном типовом логическом элементе. При работе триггера, во время переключений, наблюдались периоды длительностью 1*dt, на которых оба выходных бита равны "0".

LOGICSIM.JPG

Из этого следует, что более правильным является логический симулятор Atanua.

[DimkaM]

Разве так можно схемы рисовать?!
Ничего же непонятно, зачем соединения поверх элементов?