Эксперименты с симулятором Atanua от Андрея Куликова

[Shaos]

Андрей Куликов, все уже давно поняли, что вы мастер расставлять кубики в симуляторе Atanua, но это не даёт вам право каждый мало-мальский 5-минутный проект оформлять как отдельный топик в этом форуме - или ваша задача сделать форум нечитабельным, чтобы в каждом подфоруме на первой странице вываливались толпы ссылок на "многобуквобитный расрасрасрас туда-сюда"?...

[AndrejKulikov]

Пятиричный пятибитный несимметричный полусумматор

Таблица истинности пятиричного (пентитного, Penta) несимметричного полусумматора в пятиричном виде:

A 4 4 4 4 4 3 3 3 3 3 2 2 2 2 2 1 1 1 1 1 0 0 0 0 0
B 4 3 2 1 0 4 3 2 1 0 4 3 2 1 0 4 3 2 1 0 4 3 2 1 0
--------------------------------------------------------------
S 3 2 1 0 4 2 1 0 4 3 1 0 4 3 2 0 4 3 2 1 4 3 2 1 0
C 1 1 1 1 0 1 1 1 0 0 1 1 0 0 0 1 0 0 0 0 0 0 0 0 0

Перенос не бывает больше 1 и возникает в 10 случаях из 25 (в 40% случаев).

Снимок модели пятиричного несимметричного пятибитного полусумматора в симуляторе логических схем Atanua/Win32:

PentaHalfAdder5BBCPAuto0.JPG

Пятиричные пятибитные RS1S2S3S4-триггеры с автоматической установкой в 0 при включении на входе служат для ввода пентитов и частью схемы собственно пятиричного пятибитного несимметричного полусумматора не являются.

Код модели пятиричного пятибитного несимметричного полусумматора в симуляторе логических схем Atanua/Win32:

PentaHalfAdder5BBCPAuto0.rar

[AndrejKulikov]

Пятиричный пятибитный S0S1S2S3S4-триггер (5Set-триггер, 5S-триггер) с автоматической установкой в 2 при включении

Снимок модели пятиричного пятибитного S0S1S2S3S4-триггера (5Set-триггера, 5S-триггера) с автоматической установкой в 2 при включении в симуляторе логических схем Atanua/Win32:

5BBCPentaS0S1S2S3S4-triggerAuto2.JPG

Код модели пятиричного пятибитного S0S1S2S3S4-триггера (5Set-триггера, 5S-триггера) с автоматической установкой в 2 при включении в симуляторе логических схем Atanua/Win32:

5BBCPentaS0S1S2S3S4-triggerAuto2.rar

[AndrejKulikov]

Пятиричный пятибитный симметричный полусумматор

Таблица истинности пятиричного (пентитного, Penta) симметричного полусумматора в пятиричном виде:

Code: Select all

A +2 +2 +2 +2 +2 +1 +1 +1 +1 +1 +0 +0 +0 +0 +0 -1 -1 -1 -1 -1 -2 -2 -2 -2 -2 
B +2 +1 +0 -1 -2 +2 +1 +0 -1 -2 +2 +1 +0 -1 -2 +2 +1 +0 -1 -2 +2 +1 +0 -1 -2
----------------------------------------------------------------------------
S -1 -2 +2 +1 +0 -2 +2 +1 +0 -1 +2 +1 +0 -1 -2 +1 +0 -1 -2 +2 +0 -1 -2 +2 +1
C +1 +1 +0 +0 +0 +1 +0 +0 +0 +0 +0 +0 +0 +0 +0 +0 +0 +0 +0 -1 +0 +0 +0 -1 -1

Перенос по модулю не бывает больше 1 и возникает в 6 случаях из 25 (в 24% случаев).

Снимок модели пятиричного пятибитного симметричного полусумматора в симуляторе логических схем Atanua/Win32:

PentaHalfAdder5BBCPAutoSim.JPG

Пятиричные пятибитные S0S1S2S3S4-триггеры (5Set-триггеры, 5S-триггеры) с автоматической установкой в 2 при включении служат для ввода пентитов и к схеме собственно пятиричного пятибитного симметричного полусумматора не относятся.

Код модели пятиричного пятибитного симметричного полусумматора в симуляторе логических схем Atanua/Win32:

PentaHalfAdder5BBCPAutoSim.rar

[AndrejKulikov]

Шестиричный шестибитный одноединичный 6S-триггер (6Set-триггер, S0S1S2S3S4S5-триггер, Set0Set1Set2Set3Set4Set5-триггер)

Шестиричный шестибитный 6S-триггер работает в шестибитной одноединичной (6Bit UnoUnary BinaryCodedGexary, 6B UU BCG) системе кодирования гекситов (шестиритов).

Снимок модели шестиричного шестибитного одноединичного (UnoUnary) 6S-триггера (6Set-триггера, S0S1S2S3S4S5-триггера, Set0Set1Set2Set3Set4Set5-триггера) в онлайн HTML5-версии симулятора электронных схем Circuit Simulator:

6BBCHexaS0S1S2S3S4S5-triggerNOR.JPG

Загрузить онлайн HTML5-версию симулятора электронных схем Circuit Simulator с моделью шестиричного шестибитного одноединичного (UnoUnary) 6S-триггера (6Set-триггера, S0S1S2S3S4S5-триггера, Set0Set1Set2Set3Set4Set5-триггера).

Код модели шестиричного шестибитного одноединичного (UnoUnary) 6S-триггера (6Set-триггера, S0S1S2S3S4S5-триггера, Set0Set1Set2Set3Set4Set5-триггера) в симуляторе электронных схем Circuit Simulator:

6BBCHexaS0S1S2S3S4S5trigNOR.rar

[AndrejKulikov]

Семиричный семибитный 7S-триггер (7Set-триггер, S0S1S2S3S4S5S6-триггер, Set0Set1Set2Set3Set4Set5Set6-триггер)

Семиричный семибитный 7S-триггер работает в семибитной одноединичной (7Bit UnoUnary BinaryCodedSeptary, 7B UU BCS) системе кодирования cептитов (семиритов).

Снимок модели семиричного семибитного одноединичного (UnoUnary) 7S-триггера (7Set-триггера, S0S1S2S3S4S5S6-триггера, Set0Set1Set2Set3Set4Set5Set6-триггера) в онлайн HTML5-версии симулятора электронных схем Circuit Simulator:

7BBCSeptaS0S1S2S3S4S5S6-triggerNOR.JPG

Загрузить онлайн HTML5-версию симулятора электронных схем Circuit Simulator с моделью.

Код модели семиричного семибитного одноединичного (UnoUnary) 7S-триггера (7Set-триггера, S0S1S2S3S4S5S6-триггера, Set0Set1Set2Set3Set4Set5Set6-триггера) в онлайн HTML5-версии симулятора электронных схем Circuit Simulator:

7BBSeptaS0S1S2S3S4S5S6-trigNOR.rar

[Shaos]

Андрей Куликов, перестаньте заниматься вандализомом - забаню!

[TernarySystem]

Андрей Куликов, перестаньте заниматься вандализомом - забаню!

Андрей Куликов - в поиске, вместо того чтобы взять в руки паяльник - он вандалит форум загадочными существами n-битности с военными бортовыми номерами на шталт(S0S1S2S3S4S5S6)
возможно с кодировкой понятную только ему.... работает на будущее например любой троичный элемент в его каталоге числится кодом (а кто автор - Андрей Куликов).

[AndrejKulikov]

Графы некоторых семиричных устройств

На рисунке приведены графы семиричного семиуровневого (7-Level LevelCodedSepta, 7L LCS, "однопроводного") устройства (на рисунке слева) и семиричного семибитного (7-Bit BinaryCodedSepta, 7B BCS, "семипроводного") устройства (на рисунке справа):

Graph7Septa2.JPG

Как можно заметить по графам:
1. в графе семиричного семиуровневого (7-Level LevelCodedSepta, 7L LCS, "однопроводного") устройства (на рисунке слева) отсутствует множество прямых переходов (6<->0, 0<->2, 0<->3, 0<->4 и др.), поэтому семиричное семиуровневое (7-Level LevelCodedSepta, 7L LCS, "однопроводное") устройство является семиричным устройством, но настоящим семиричным триггером не является,
2. в графе семиричного семибитного (7-Bit BinaryCodedSepta, 7B BCS, "семипроводного") устройства (на рисунке справа) присутствуют все прямые переходы, поэтому семиричное семибитное (7-Bit BinaryCodedSepta, 7B BCS, "семипроводное") устройство (на рисунке справа) является настоящим семиричным триггером.

[AndrejKulikov]

Андрей Куликов - в поиске, вместо того чтобы взять в руки паяльник - он вандалит форум загадочными существами n-битности с военными бортовыми номерами на шталт(S0S1S2S3S4S5S6)
возможно с кодировкой понятную только ему.... работает на будущее ...

Читателям:
Название семиричному подобию двоичного RS-триггера (двоичного переключателя) дано по традиции.

Название "RS-триггер" является сокращением от английских слов "Reset" и "Set". Установочный вход "Set0" RS-триггера условно назван "Reset", а в названии второго установочного входа "Set1", из-за единственности, опущена "1", что нельзя сделать в триггерах с количеством установочных входов большим, чем 2.

На самом деле двоичный RS-триггер является Set0Set1-триггером, сокращённо S0S1-триггером, следовательно триггер с семью установочными входами, по традиции, называется Set0Set1Set2Set3Set4Set5Set6-триггером, а сокращённо S0S1S2S3S4S5S6-триггером.

Вероятно, что S0S1S2S3S4S5S6-триггер можно назвать "7Set-триггером" или "7State-триггером" и ещё более сокращённо от "7Set" и "7State" - "7S-триггером", т.е. триггером с 7-ю установочными входами и с 7-ю устойчивыми состояниями, а обычный двоичный RS-триггер - "2S-триггером", т.е. триггером с 2-мя установочными входами и с 2-мя устойчивыми состояниями.

[barsik]

предлагаю кулика за флейм забанить

Андрей Куликов углубился в академические изыскания, ну и что. Это же не преступление. Многие люди лучше обдумывают, когда пишут. К тому же на форуме уже полно других научных тем, ещё более непонятных и неинтересных. Пусть будут любые темы, разве плохо для форума, что есть чисто теоретические темы, где обсуждаются академические вопросы. В связи с заметным сокращением активности пользователей стОит приветствовать любую активность в форуме. Потому неправильно тролить кого-то, а тем более банить, за неинтересные или непонятные посты.

[AndrejKulikov]

Двоичное одноразрядное бинарное (двухоперандное, двухаргументное) АЛУ (Binary ALU) в виде неполного дешифратора-шифратора.

Бинарное (двухоперандное, двухаргументное) двоичное АЛУ в виде неполного дешифратора-шифратора выполняет любую из 16-ти бинарных (двухаргументных, двухоперандных) двоичных логических функций.

АЛУ является одной из 2^(2^6)=2^64 = 18 446 744 073 709 551 616 (не очень много по сравнению с бинарным (двухоперандным, двухаргументным) троичным АЛУ) гексарных (шестиоперандных, шестиаргументных) простейших двоичных логических функций.

Снимок модели в симуляторе логических схем Atanua/Win32 1.0.081116 - Personal Edition:

BinaryALU2B2BitDecoder1Phase.JPG

Двоичные триггеры с автоматической установкой в 0 при включении на входе АЛУ служат для ввода битов и частью собственно схемы бинарного (двухоперандного, двухаргументного) двоичного АЛУ не являются.

Номер (nnnn) любой из 16-ти бинарных (двухаргументных, двухоперандных) двоичных функций FB2Nnnnn(x,y) в двоичном коде (nnnn) записывается в четырёхбитный регистр RG1, затем на входы x и y АЛУ подаются входные биты x и y, результат действия бинарной двоичной функции FB2Nnnnn(x,y) получается на выходе АЛУ.

Например, код бинарной (двухаргументной, двухоперандной) двоичной логической функции "бинарное (двухаргументное, двухоперандное) двоичное сложение по модулю 2" (XOR2, 2-inXOR, 2-х входовое "исключающее ИЛИ", ксор2, FB2N610(x,y)) в двоичном виде (коде) равен 610=01102. Запишем нулевой справа разряд кода, равный 0, в нулевой триггер регистра RG1, первый справа разряд кода, равный 1, в первый триггер регистра RG1, второй справа разряд кода, равный 1, во второй триггер регистра RG1 и так далее до третьего разряда. Затем в триггеры x и y вводим биты значений аргументов x и y и на выходе АЛУ получаем бит результата действия бинарной (двухаргументной, двухоперандной) двоичной логической функции FB2N610(x,y).

Время выполнения любой из 16-ти бинарных (двухвходовых, двухоперандных, двухаргументных) двоичных функций, при применении логических элементов 4ИЛИ (4-inOR, OR4), которых нет в симуляторе логических схем Atanua/Win32 1.0.081116 - Personal Edition, равно 2*dt, где dt - время задержки в одном типовом логическом элементе. При применении логических элементов 2ИЛИ (2-inOR, OR2), которые есть в симуляторе логических схем Atanua/Win32 1.0.081116 - Personal Edition, равно 3*dt.

Код модели в симуляторе логических схем Atanua/Win32 1.0.081116 - Personal Edition:

BinaryALU2B2BitDecoder1Phase.rar

[AndrejKulikov]

Двоичное одноразрядное бинарное (двухоперандное, двухаргументное) АЛУ (Binary ALU) в виде неполного дешифратора-шифратора.

Снимок модели в симуляторе онлайн-версию симулятора электронных схем Circuit Simulator с моделью:

BinaryALU2B2BitDecoder1PhaseCS.JPG

Загрузить онлайн-версию симулятора электронных схем Circuit Simulator с моделью:
http://tinyurl.com/yb8eq3o5

[Shaos]

перенёс новые сообщения про атануа в соответствующий форум

[AndrejKulikov]

Девятиричный несимметричный полусумматор суммирует девятириты (нониты), т.е. два два двухтритных числа сразу, и, поэтому, в два раза быстрее троичного несимметричного полусумматора.
Девятиричный несимметричный полусумматор может быть задан в виде двух таблиц: таблицы сумм по модулю 9 и таблицы единиц переноса:

Code: Select all

z=(x+y) MOD 9
 y 
 ^
 | 
 8 0 1 2 3 4 5 6 7
 7 8 0 1 2 3 4 5 6
 6 7 8 0 1 2 3 4 5
 5 6 7 8 0 1 2 3 4
 4 5 6 7 8 0 1 2 3
 3 4 5 6 7 8 0 1 2
 2 3 4 5 6 7 8 0 1
 1 2 3 4 5 6 7 8 0
 0 1 2 3 4 5 6 7 8->x

z=(x+y)\9
 y
 ^
 |
 0 1 1 1 1 1 1 1 1
 0 0 1 1 1 1 1 1 1
 0 0 0 1 1 1 1 1 1
 0 0 0 0 1 1 1 1 1
 0 0 0 0 0 1 1 1 1
 0 0 0 0 0 0 1 1 1
 0 0 0 0 0 0 0 1 1
 0 0 0 0 0 0 0 0 1
 0 0 0 0 0 0 0 0 0->x

Девятиричный несимметричный полусумматор с входными нонитами и с выходным нонитом в виде двух трёхбитных одноединичных тритов.
Снимок модели в симуляторе логических схем Atanua/Win32 1.0.081116 - Personal Edition:

NonaryNonsymmetricHalfAdder.JPG

Троичные трёхбитные одноединичные S0S1S2-триггеры на входе с автоматической установкой в 0 при включении служат для ввода двух тритов нонита и к схеме собственно девятиричного несимметричного полусумматора не относятся.
Время полусуммирования, при наличии многовходовых логических элементов nИЛИ (n-in OR, ORn) равно 3*dt, где dt - время задержки в одном типовом логическом элементе.
Для ввода девятиритов (нонитов) можно использовать и или шесть (для двух трёхбитных тритов) или девять (для одного девятибитного нонита) обычных двоичных триггеров, т.е. обычные двоичные регистры.
При применении на входе девятиричных 9S-триггеров или других устройств (регистров и др.) работающих в девятибитном одноединичном коде (9-Bit BinaryCodedNonary UnoUnary, 9B BCN UU) время полусуммирования нонитов равно 2*dt.
По длине операндов девятиричный несимметричный полусумматор эквивалентен ln9/ln2=3,17-битному двоичному несимметричному полусумматору.

Код модели в симуляторе логических схем Atanua/Win32 1.0.081116 - Personal Edition:

NonaryNonsymmetricHalfAdder.rar