Самодельный компьютер

[r2020]

Не имею возможности продолжать пока что, нахожусь на море. Просто почитываю темы на форуме.
На данный момент в элементарном виде реализована программа, эмулирующая процессор, а также спаян адаптер, преобразующий сигналы виртуального процессора в реальные сигналы на физическом (не виртуальном) разъеме. Правда прошивка адаптера пока не готова полностью, немного застопорился.
Идея сейчас такая чтобы сделать (и оттестировать) системную шину, по которой планируется взаимодействие процессора и всех устройств.
Есть видео адаптера.

[r2020]

Таблица выводов процессора.

Таблица выводов процессора.png

[r2020]

Таблица логических уровней сигналов шины управления.

Таблица логических уровней сигналов ШУ.png

Для вывода DIR низкий логический уровень сигнала означает режим чтения (R) данных из устройства, высокий - режим записи (W) данных в устройство.

[r2020]

Временная диаграмма сигналов на выводах процессора при взаимодействии с устройством.

Диаграмма состояний выводов процессора.png

Источник сигнала - узел (процессор, или устройство), ответственный за формирование сигнала.
Приемник сигнала - узел, реагирующий на изменение сигнала.

[r2020]

Пояснение к последней диаграмме.
Диаграмма демонстрирует алгоритм одного цикла взаимодействия процессора и устройства.

Цикл чтения данных из устройства:

1. Процессор формирует на линиях DA[7:0] адрес устройства, с которым планируется обмен данными
2. Процессор формирует сигнал чтения данных из устройства - устанавливает низкий логический уровень на линии DIR
3. Процессор формирует сигнал запроса на обмен данными - устанавливает высокий логический уровень на линии EREQ
4. Устройство, адресуемое линиями DA[7:0], реагирует на изменение сигнала EREQ и подготавливается к обмену данными
5. Процессор формирует сигнал готовности к приему байта данных от устройства - устанавливает низкий логический уровень на линии RDY
6. Устройство, адресуемое линиями DA[7:0], реагирует на изменение сигнала RDY, формирует на линиях IOD[7:0] байт данных для передачи процессору.
7. После того, как на линиях IOD[7:0] сформированы данные, устройство формирует строб-сигнал - устанавливает низкий логический уровень на линии STB. По перепаду данного сигнала процессор фиксирует данные на линиях IOD[7:0]
8. После того, как данные получены, процессор деактивирует сигнал готовности к приему данных - устанавливает высокий логический уровень на линии RDY
9. Устройство, реагируя на изменение на линии RDY, деактивирует строб-сигнал - устанавливает высокий логический уровень на линии STB, а так же отключается от линий IOD[7:0]
10. Процессор, реагируя на изменение на линии STB, деактивирует сигнал запроса на обмен данными - устанавливает низкий логический уровень на линии EREQ

На этом цикл обмена данными заканчивается, состояние линий DA[7:0] не обнуляется.

Цикл записи данных в устройство:

1. Процессор формирует на линиях DA[7:0] адрес устройства, с которым планируется обмен данными
2. Процессор формирует сигнал записи данных в устройство - устанавливает высокий логический уровень на линии DIR
3. Процессор формирует сигнал запроса на обмен данными - устанавливает высокий логический уровень на линии EREQ
4. Устройство, адресуемое линиями DA[7:0], реагирует на изменение сигнала EREQ и подготавливается к обмену данными
5. После подготовительной процедуры, устройство формирует сигнал готовности к приему байта данных от процессора - устанавливает низкий логический уровень на линии RDY
6. Процессор, реагирует на изменение сигнала RDY, формирует на линиях IOD[7:0] байт данных для передачи устройству.
7. После того, как на линиях IOD[7:0] сформированы данные, процессор формирует строб-сигнал - устанавливает низкий логический уровень на линии STB. По перепаду данного сигнала устройство фиксирует данные на линиях IOD[7:0]
8. После того, как данные получены, устройство деактивирует сигнал готовности к приему данных - устанавливает высокий логический уровень на линии RDY
9. Процессор, реагируя на изменение на линии RDY, деактивирует строб-сигнал - устанавливает высокий логический уровень на линии STB, а так же отключается от линий IOD[7:0]
10. Процессор деактивирует сигнал запроса на обмен данными - устанавливает низкий логический уровень на линии EREQ
11. Процессор деактивирует сигнал записи данных в устройство - устанавливает низкий логический уровень на линии DIR

На этом цикл обмена данными заканчивается, состояние линий DA[7:0] не обнуляется.

[r2020]

Коничива, форумчане. Записал новое видео. Понимаю, что тут всех интересует реальное железо, а не всякие там эмуляторы, тем не менее, все выкладываю только на этом сайте. Может кому будет хоть немного интересно. Часть информации - повторы, но есть и новая информация. Пожелания и предложения приветствуются.

[Alekcandr]

По теме сказать мне не чего. Тут не многочисленные взрослые "дятьки", которые варятся в своих темах. Как пример MSX-EXT. Нужно было запостить с пяток страниц, и пришел один комментарий. Даже не по теме. А о проводках

Сделайте темку на zx.pk. Вот там будет "веселей"

[fifan]

r2020, замечание к Вам по разводке печатных плат. Избегайте при разводке печатных плат прямых углов.

[r2020]

Спасибо, постараюсь учесть.

[fifan]

Это мне то же когда-то посоветовали. Т - образные соединения никак не исправишь, а остальные можно. Провода питания сейчас я развожу толстыми линиями от 0,75 мм. Если бы мне раньше посоветовали это, а то свою первую большую плату (Специалист МХ2) развёл очень плохо - было потом много нареканий.

[Lavr]

Временная диаграмма сигналов на выводах процессора при взаимодействии с устройством.

А какой сам процессор-то? Просмотрел топик сначала и что-то не увидел...

P.S. Сюда прилетело два спамовых сообщения с рекламой - удалил...

[r2020]

А какой сам процессор-то? Просмотрел топик сначала и что-то не увидел...

Процессора нет Я не привязывался к какому-то физически существующему процессору. Сейчас процессор существует в виде программы на Джаве. Все процессы на внешних выводах такого виртуального процессора через порт USB выводятся на специальный адаптер. В данном проекте у меня видения конечной архитектуры заранее нет, архитектура формируется так сказать в процессе. Когда будет все ясно, тогда возможно и реализую процессор на чем-то вроде плиса. Я тут как художник, делаю не ради конечной цели, а ради удовольствия от самого процесса.

[r2020]

[r2020]