Я в своем SpecSVGA юзаю быструю статику. Она на 1/4 времени занята синхрогенератором. Т.е., 1/4 времени такта процессора память ему недоступна, но учитывая, что в эту часть времени оно ему и не надо, то он даже и не замечает. Я думаю, что используя данную технологию я могу зацепить 2 ВМ80 на одну память с абсолютным прозрачным арбитражем. Если увеличить скорость ОЗУ в 2 раза а такты процессоров сместить по фазе - то 4 процессора.
Да, я такой. :3
Чисто теоретически. Если взять шлюзовый сегмент в 64КБ (W24512-15), у нее время доступа 15нс, но можно удвоить для совместимости. Т.е. 30нс. Это означает примерно 33МГц. Если запустить ВМ80 на 2,5МГц (как бы ему больше и не осилить), то 2 проца это 5МГц, 4 проца это 10МГц, а 8 процов - это 20МГц. 20МГц это 50нс, что длиннее наших 30 с запасом. В итоге, делаем циклогенератор так, чтобы F2 у каждого процессора был строго в своей фазе (20МГц разделить на 8 фаз), а ОЗУ разрешать (гейтить) к каждому процессору на переднем фронте F2 с учетом его RD/WR (т.е., когда F2 0=>12, ОЗУ должно уже устаканить свой адрес и быть готово к обращению). Все, каждый процессор будет работать независимо, на своей частоте и не мешать другим (ну кроме содержимого ОЗУ). Останется только одному из процессоров подсунуть буткод и вывесить сбросы всех процов на регистр контроля. Хотя, если у каждого из процессоров сделать выделенный порт статуса, откуда он мог бы считать свой номер, то буткод мог бы быть общим в 0, и первым делом считывал бы свой номер а потом согласно номеру прыгал бы на свою ветку. Так-то! Дискасс!
