Архитектура процессора 8080

b2m · Post by **b2m** » 15 Nov 2011 00:47

Сканировать-то будешь?

Shaos · Post by **Shaos** » 15 Nov 2011 07:54

b2m wrote:Сканировать-то будешь?

всю тыщу страниц?

чувак признал свою вину и послал мне правильную книжку, также оставив мне неправильную

MC68k · Post by **MC68k** » 16 Nov 2011 01:54

Shaos wrote:
MC68k wrote:огласите весь список, пожалуйста (c)
1. Random Access Memory - 76 страниц
2. Read Only Memory and Memory Support - 66 страниц
3. Magnetics - 44 страницы
4. Telephony and Signal Processing - 52 страницы
5. MCS-48 Microprocessors - 42 страницы
6. MCS-80/85 Microprocessors - 156 страниц
7. MCS-86 Microprocessors - 92 страницы
8. Microprocessor Peripherals - 252 страницы
9. Microcomputer Developmenet Systems - 140 страниц
10. Industrial Grade Products - 64 страницы
11. Military Products - 108 страниц
12. Microcomputer Workshop - 17 страниц
13. General Information - 23 страницы

занятная книжица. а можно ее обложку сюда выложить?

Shaos · Post by **Shaos** » 20 Nov 2011 23:57

MC68k wrote:
Shaos wrote:
MC68k wrote:огласите весь список, пожалуйста (c)
1. Random Access Memory - 76 страниц
2. Read Only Memory and Memory Support - 66 страниц
3. Magnetics - 44 страницы
4. Telephony and Signal Processing - 52 страницы
5. MCS-48 Microprocessors - 42 страницы
6. MCS-80/85 Microprocessors - 156 страниц
7. MCS-86 Microprocessors - 92 страницы
8. Microprocessor Peripherals - 252 страницы
9. Microcomputer Developmenet Systems - 140 страниц
10. Industrial Grade Products - 64 страницы
11. Military Products - 108 страниц
12. Microcomputer Workshop - 17 страниц
13. General Information - 23 страницы
занятная книжица. а можно ее обложку сюда выложить?

справа "правильная" книжка, которая пришла недавно от этого мужика - там нет таблицы с растактовками, но зато есть блок-схема проца 8080 и все временные диаграммы...

Lavr · Post by **Lavr** » 23 Nov 2011 07:29

HardWareMan wrote:Забавные вещи в этой книжонке! Например, тут описываются:
...
2. 8080А-1 с минимальным периодом такта 320нс (~3.12МГЦ).
...
Клоны которых из них наши ИК80, ВМ80 и ВМ80А (или какие там были обозначения)?

По крайней мере - явно видно, что я не "свистел", когда говорил, что отдельные образцы нашего 580ВМ80 вполне свободно работали на 3.5 МГц...
А приборы с военной приёмкой могли потужиться и на 4....

PS. Некогда это погуглить плотно, но, я надеюсь, рефераты списывают с книжек...

Штатная тактовая частота для процессора К580ИК80А — 2 МГц, для КР580ИК80А и КР580ВМ80А — до 2,5 МГц (теоретически позволял работать на более высокой частоте).

Источник

Разгон - это ж в значительной мере проблема отвода тепла, нет?

Lavr · Post by **Lavr** » 06 Mar 2012 15:05

Попалась мне тут ещё одна архитектура нашего любимого процессора,
которая меня очень... очень смутила.

Нет... я конечно понимаю, что всяческие блок-схемы это различные уровни абстракции...
Но всё же...

b2m · Post by **b2m** » 06 Mar 2012 23:43

А что тебя смутило? Всё тут правильно, ЦП обозначен штрихпунктирной линией. Просто на диаграмме ещё и типичный способ использования ЦП обозначен.

Lavr · Post by **Lavr** » 07 Mar 2012 04:11

b2m wrote:А что тебя смутило? Всё тут правильно, ЦП обозначен штрихпунктирной линией. Просто на диаграмме ещё и типичный способ использования ЦП обозначен.

Меня смутило - наличие регистра PSW. И способ его взаимодействия с окружением.
Ни разу ранее регистр PSW на блок-схемах в таком включении не видел.
По крайней мере должны быть ещё буферы адреса и данных, формирующие внешние шины.
Должна быть схема управления обменом. Этого всего я не вижу.
А вижу из якобы обведённого штриховой линией процессора вылазиют несколько
непонятных магистралей, на одной из которых регистр PSW и подвешен.
Меня также смутило, что сигналы IORD, IOWR, MEMRD, MEMWR обычно форируются
из WR и DBIN процессора с помощью PSW, а совсем не так, как здесь.
Меня смутило отсутствие схемы инкремента-декремента, которая обычно
присутствует на типичных блок-схемах.

Тебя это не смутило? Этого мало? Или это и есть "всё правильно"?

PS. Вижу, что b2m такой фигнёй смущаться не привык - для него это "всё правильно"...

b2m · Post by **b2m** » 07 Mar 2012 04:59

Lavr wrote:Меня смутило - наличие регистра PSW. И способ его взаимодействия с окружением.
Ни разу ранее регистр PSW на блок-схемах в таком включении не видел.

Я надеюсь ты не путаешь "регистр признаков" (как он тут обозначен), который в мнемокоде ассемблера обозначается буковками PSW, и слово состояния процессора (дословно processor status word), которое выдаётся в первом такте цикла схемой управления на шину данных. Кстати, единственное, чего нехватает - толстой стрелочки от "схемы управления" на шину данных.

Lavr wrote:По крайней мере должны быть ещё буферы адреса и данных, формирующие внешние шины.

Схемы усиления сигналов можно не относить к архитектуре. Ясно, что так или иначе они будут присутствовать.

Lavr wrote:Должна быть схема управления обменом.

Она есть. Так и называется - "схема управления".

Lavr wrote:А вижу из якобы обведённого штриховой линией процессора вылазиют несколько
непонятных магистралей, на одной из которых регистр PSW и подвешен.

Регистр PSW (не путать с регистром признаков), подвешен на шину данных и сохраняет слово состояния процессора (фактически - тип цикла) при выдаче SYNC.

Lavr wrote:Меня также смутило, что синалы IORD, IOWR, MEMRD, MEMWR обычно форируются
из WR и DBIN процессора с помощью PSW, а совсем не так, как здесь.

Именно так, как здесь, и формируются. WR и DBIN лишь дублируют нормальные сигналы, которые обычно запоминает системный контроллер в первом такте цикла, и роль которого тут выполняет обычный регистр, названный "регистр PSW". Цель сигналов WR и DBIN - арбитраж шины данных в течении цикла. И невозможно отличить ввод/вывод в порт от чтения/записи памяти только лишь с помощью WR и DBIN.

Lavr · Post by **Lavr** » 07 Mar 2012 05:41

Я ничего не путаю. И не надо меня здесь путать множеством букв.

1. На рисунке явно не только "Архитектура микропроцессора КР580ИК80".

2. "Схема управления обменом" - это вовсе не "схема управления", которая здесь формирует сигналы управления внутренними блокам процессора. "Схема управления обменом" - формирует WR и DBIN и направление передачи буфера магистрали данных.
"Схема управления" на рисунке WR и DBIN не формирует, их просто нет и сама эта схема - устройство управления и синхронизации.

3. "Схемы усиления сигналов можно не относить к архитектуре. Ясно, что так или иначе они будут присутствовать." - это твоё личное мнение, что не есть истина. Из каких соображений это "ясно" человеку, изучающему процессор по этому рисунку? Буферы магистралей определяют направление передачи и третье состояние.

4. "WR и DBIN лишь дублируют нормальные сигналы, которые обычно запоминает системный контроллер в такте М1" - ничего они не дублируют. Без "нормальных сигналов , которые обычно запоминает системный контроллер в такте М1" процессор полностью работоспособен. А вот интересно, что будет делать системный контроллер без WR и DBIN?
Вот схема формирования IORD, IOWR, MEMRD, MEMWR:

Очевидно, что "нормальные сигналы" только определяют куда направить WR и DBIN: к памяти, УВВ или контроллеру прерываний.

5. И чтобы мне не перечислять, чего ещё не хватает на приведённой выше структурной схеме - вот блок-схема из справочника Шахнова:

или вот блок-схема вполне адекватная:

Подводем итог: структурная схема или блок-схема должна помочь разобраться с работой сложной системы без излишней детализации.
Но если структурная схема не отражает то, что действительно важно и присутствует в устройстве, и запутывает читателя, то я не могу признать, что в ней "всё правильно".
Мне-то уже поздно путаться... но то, что на рисунке называют PSW, обычно принято называть Status - чтобы никто не путался.

Lavr · Post by **Lavr** » 07 Mar 2012 06:24

Кстати говоря, похожая блок-схема и то более верно отражает структуру К580ВМ80:

Но на ней забыли, что УУС управляет и всеми внутренними блоками проца.
А вот с внешними сигналами - всё верно. Но по мелочам и здесь есть к чему придраться!

Можно и просто не обращать внимания... большинству из нас все эти блок-схемы просто "фиолетовы"...
Но по ним кто-то учится, их тащут из реферата в реферат, бездумно копируя из Интернета.
Вот это меня и удручает...

PS. И раз уж мы об этом заговорили, скажу, что и диаграмма машинного
цикла К580ВМ80 в разных источниках заметно отличается.
Не скажу, что кардинально, но отличия есть. Что тоже удивительно!

b2m · Post by **b2m** » 07 Mar 2012 07:12

Lavr wrote:Но по мелочам и здесь есть к чему придраться!

Ааа.. Ну если с такой позиции, то вопросов больше не имею.

Lavr · Post by **Lavr** » 07 Mar 2012 07:26

b2m wrote:Ааа.. Ну если с такой позиции, то вопросов больше не имею.

Я вобще удивился, почему они у тебя возникли... ну если на схеме чего-то нет, то этого и нет!
А если на заборе написано, что это вовсе не забор? Тоже поверить?

Дьявол кроется в деталях, мелочах и оттенках.
(The devil is in the detail.)

И для сравнения приведу блок-схему от Intel, которую Хардыч не зря назвал "самой правильной":

Попробуй, придерись к ней хотя бы в мелочах, раз уж ты такой юморной и умный.

b2m · Post by **b2m** » 07 Mar 2012 08:12

Lavr wrote:Попробуй, придерись к ней хотя бы в мелочах, раз уж ты такой юморной и умный.

Да пожалуйста!
Вот из какого блока этой диаграммы попадает на шину данных слово состояния процессора (то, в котором зашифрованы сигналы MEMR,MEMW, и т.д., а не флаги SZAcPC) в первом такте цикла (одновременно с сигналом SYNC)?

Lavr · Post by **Lavr** » 07 Mar 2012 08:18

b2m wrote:
Lavr wrote:Попробуй, придерись к ней хотя бы в мелочах, раз уж ты такой юморной и умный.
Да пожалуйста!
Вот из какого блока этой диаграммы попадает на шину данных слово состояния процессора (то, в котором сигналы MEMR,MEMW, и т.д., а не флаги SZAcPC) в первом такте цикла (одновременно с сигналом SYNC)?

Ну так сам и ответы давай! Я когда придираюсь - всегда ссылаюсь на правильный вариант!

А "от пуза" с криком:"Да пожалуйста!" - это всяк критиковать может... что ты обычно и делаешь.

Приведи ссылку, где твоё замечание верно и полно отражено.