Как бы потихонечку освоить работу с FPGA

[azesmbog]

По интернету вопрос гуглил, вроде есть способ залить прошивку однородно и равномерно
заполняющую все ячейки, если есть "дохлые" - как-то должно проявиться. Более конкретно -
ничего подходящего не нашел..

аналогичный вопрос меня уже года два как интересует. Какую построить схему и залить в ПЛИС, чтобы визуально увидеть, есть ли отличия в правильности работы всех\некоторых\большинствА ячеек ? очень большие подозрения (на уровне 146%) , что некоторые ячейки работают криво, но возможно ли это доказать, как то по косвенным признакам ? ЧиП менять не вариант, он 5-го поколения, стоит наверняка в несколько раз больше самой девборды, но и девборда ~200 у.е., елси покупать новую. Некоторые проекты работают НОРМАЛЬНО, некоторые - вообще никак.
компиляция с другим зерном (seed) - не помогает. Печалька.
upd: неплохая статья, хоть и старенькая
http://www.dsioffe.narod.ru/articles/an357.doc
Но это я так понимаю про ошибки в памяти под сам файл конфигурации. А елси ошибки в самих блоках, в тех, что именно этим файлом конфигурируЮтся ?
ЗЫ - с JTAG кстати тоже не вариант в моем случае, моя "раненная" девборда конфигурируется исключительно файлом .rbf. А так хоть вообще выкидывать

[Shaos]

Обычно все глюки в FPGA связаны с криворукостью автора прошивки

[Lavr]

Обычно все глюки в FPGA связаны с криворукостью автора прошивки

Shaos, ну это не так... на криворукость можно свалить сложный проект.
Но у меня была простая тестовая прогамма - синхронный счетчик, проверенный многократно.
Если что не идёт, я стирал ПЛИС и заливал синхронный счетчик. Если он работает - значит
ПЛИС в норме и дело в кривых руках.
Но в последние разы ПЛИС стиралась нормально, а синхронный счетчик заливался с ошибкой.
При этом количество циклов перезаписи не достигло еще и 50.

Я подумал, что, возможно, грохнулась одна из макроячеек. Но вот как проверить это или даже
просто убедиться, что ПЛИС неработоспособна полностью - я так пока и не знаю...

[Icer]

Как то была похожая проблема. Все перерыл... плату вспахал и прошивку в фарш превратил.
А оказалось проблема в галочке при программировании, что то типа "отложенный запуск". Прошивка вступает в силу только после скидывания питания.

[Lavr]

проблема в галочке при программировании, что то типа "отложенный запуск". Прошивка вступает в силу только после скидывания питания.

Не неблюдал такого. Прошивка идёт, но выдает ошибку...

Раз уж вопрос подняли, а проблема осталась, попробовал погуглить по-английски:
How to test CPLD

Смотрю - у многих этот вопрос возникает:

Check for broken CPLD - Intel® Community Forum
What is the best way to determine if a CPLD is damaged?

Пока вразумительного ответа не нашел...

[Lavr]

upd: неплохая статья, хоть и старенькая
http://www.dsioffe.narod.ru/articles/an357.doc
Но это я так понимаю про ошибки в памяти под сам файл конфигурации. А елси ошибки в самих блоках, в тех, что именно этим файлом конфигурируЮтся ?

Я прочитал статью по вашей ссылке, это вроде как немного не про то, что мы пытаемся найти...

[Shaos]

Так мы глюки где наблюдаем? в CPLD или в FPGA?
CPLD имеет флеш в себе и там теоретически может наступить трындец после некоторого количества перепрошивок
FPGA имеет в себе только ОЗУ, которое при старте прошивается из внешней последовательной флеши - теоретически и ее можно загубить, но ее ведь и заменить можно, не трогая ту самую FPGA...
P.S. Я щас с платой на Zynq работаю, так там прошивка вообще с SD-карточки читается при старте - если карточка полетела, то берём новую и вперёд

[azesmbog]

На криворукость проектов в данном случае свалить категорически не получитсЯ. Это лучший в мире проект ретро компьютеров на ФПГА с тысячами пользователей и лучшими разрабами. МисТер .
Дело именно в моем экземПЛЯре, как ни прискорбно.
Форс-мажор. Неисповедимы Пути Господни. Гроза. Два года назад. Ударила в телефонный кабель, по нему в адсл модем. Из него в сетевой хаб, к которому 6-7 компов было подключено, а к одному из них DE10. Прямых убытков не на один десяток тысяч рублей, в т.ч. и Мистеру досталось нехило. ЖЫтаг выгорел, защита, м/с даже две, и пару линий IO. Это что явно. По сети на флеш можно залить rbf.
Из сотни проектов грубо говоря половина работает, некоторые ни в какую, некоторые работает, но несчадно глючит. Ячеет грубо говоря там под 100 тыщ, видимо на какие то натыкается глючные. Дважды печалька;) новая девборда порядка 180 $ с передышкой и проблемами с таможней, которая не всегда даёт добро. А так то некоторые проекты неплохо работают. Так понятнее масштаб трагедии?

[Lavr]

CPLD наступить трындецимеет флеш в себе и там теоретически может наступить трындец после некоторого количества перепрошивок

Я знаю, но гарантировано их 100 примерно, а у меня и 50 не достигло.

Собственно, в этом и вопрос состоит - как диагносцировать что случилось?
CPLD "наступил трындец" полностью или подохла одна макроячейка?

Стирается CPLD без замечаний, а прошивается - с ошибкой.
Если CPLD "наступил трындец", может она и не распознавалась бы?

У меня есть CPLD в запасе, но пока не хочется перепаивать вот это:



так и не узнав, в чем причина. Вдруг причина совсем не в ней, а где-то
рядом? Тогда и новая CPLD выдаст ту же ошибку...

[fifan]

А какая это ПЛИС на фото?

[Lavr]

А какая это ПЛИС на фото?

Да всё та же самая: Max 3000А CPLD - EPM3256ATC144-10N (как мне в этом топике и советовали)

[Lavr]

Купленные у ЧиД Max 3000А CPLD - EPM3256ATC144-10N (как мне в этом топике и советовали)
были распаяны на платки-переходники обычным миниатюрным паяльником с флюсом жидким
спирто-канифольным без всяких печек и "волн".
...
...платка-переходник с CPLD была установлена в цанги беспаечной макетки.

С момента изготовления ПЛИС прошивалась примерно раз 40. (Помнил, что максимум у неё -
около 100 раз, поэтому помечал у себя карандашом число прошивок.)

Последний раз заливал прошивку поздней весной этого года.
Две недели назад понадобилось снова кое-что попробовать на ПЛИС.

При тестовом включении последняя прошивка работала нормально.
При заливке свежей прошивки случилась ошибка на скольки-то процентах заливки.
Ошибка постоянно повторялась.

Есть какой-либо способ убедиться в работоспособноти именно самой ПЛИС?

Так-то контакты цанговые у макетки, может где неконтакт случился за прошедшее время...
Хотя по внешнему виду ничего явного при осмотре не нашел, питающие напряжения - в норме.

Я всё забываю по этому поводу здесь отписаться...
В общем, во время короновирусной изоляции дошли у меня руки проверить, что же не так с этой платой.
Прощупал целостность всех соединений и заменил самодельный стабилизатор 3.3В на интегральный LM1117-3.3.
Не знаю точно, что из этих мероприятий принесло положительный результат, может и оба - но ПЛИС снова четко
прошилась моей тестовой программой "счётчик".

Интегральный стабилизатор LM1117-3.3 сначала тестировал отдельно и оказался в полном восторге
от него - великолепный стабилизатор!
С радости еще во время коронавируса прикупил в запас пару штук.

[Lavr]

Попалась мне тут на одном ресурсе довольно интересная фраза:
"...мы рассматриваем возможность использования ПЛИС от китайской компании GOWIN."

Я как-то скептически к этому отнёсся... уж больно неблагозвучно по-русски звучит...
Хотя... по-английски - прямо как "Догнать_и_Перегнать"!
Возможно, у китайцев такое своеобразное чувство юмора...

Но, как оказалось, юмором там вроде как совсем и не пахло!

Китай, GOWIN, АО "Восток", ПЛИС

GW57932155.png

[Lavr]

Вопрос как раз связан с этим - влезет/не влезет: ...

Видимо, всё-таки придётся порешать этот вопрос так, как с самого начала мне не хотелось...
Но, похоже, иначе никак не почувствовать, как операторы ЯВУ HDL упихиваются в макроячейки.

Придётся писать простенькие кусочки кода и смотреть, как их реализует компилятор...
У компилятора свои причуды "в голове" порой... посмотрел я, к примеру, как он воплотил
простейший проект элемента "И-НЕ" в VHDL - так он умудрился засунуть его в 2 LAB, в каждой из
которых по 16 макроячеек!

После того, как я вручную переставил выход, компилятор согласился, что и в одну LAB элемент "И-НЕ"
вполне себе поместится!

Ну и окончательно меня убедила статейка: ПЛИС в картинках, и о языках VHDL и Verilog
Автор подробно рассматривает, во что превращают свои строки языки VHDL и Verilog.

0b76f77.png

0ecb17.png

Жаль только, что это на примере Xilinx всё разбирается... в Xilinx IDE всё куда как информативнее показывается,
не в пример Альтере...

[Shaos]

Вот ещё вам фпгашной нестандартности: