Как бы потихонечку освоить работу с FPGA

[Shaos]

если на клок подавать логику, то будет асинхронщина и гонки - будет то работать, то не работать в зависимости от фазы луны и чётности строк в программе...

ага, а если делать на мелкой логике то работает. да ?
и как же синклер , спец и еще кучу всего делали ?

Ну на мелкой логике ты сам выстраиваешь цепочку компоентов, а эти тулзы городят чегой-то по своим алгоритмам и надо очень аккуратно временные констрейны выставлять, чтобы оно угадало чего ты собственно хочешь получить на выходе...

[imsushka]

Ну на мелкой логике ты сам выстраиваешь цепочку компоентов, а эти тулзы городят чегой-то по своим алгоритмам и надо очень аккуратно временные констрейны выставлять, чтобы оно угадало чего ты собственно хочешь получить на выходе...

есть такое , но вроде пашет
на китайской говине тоже, без изменений проекта

[Lavr]

А прошивать я чем буду? Не шьёт у меня Квартус это семейство.

А это просто "не умеете его готовить"...
Я десятка полтора проектов сделал на этой серии CPLD, ничем другим, кроме Quartus'а, для разработки и прошивки не пользовался... Кстати, никаких хитрых телодвижений делать не приходилось, все в лоб - просто смотрел на список поддерживаемых серий и использовал нужную версию.

Я рад за Вас, но я пока "не умею его готовить"...
Спасибо, что Вы написали много слов о себе и своих успехах.
Жаль, что это мне пока ничем не помогло, ибо не шьёт у меня Квартус это семейство.
Но я пока не брался решать эту проблему.

[Lavr]

эхсперты требуют подавать на него общий клок, но можно подать туда с другого лута сигнал.
на верилоге/вхдле надо изголяцца что б это произошло.

Вот эту информацию я раньше слышал, возможно, даже в этом топике.
Но "эхсперты" как-то опустили конкретику, как "подавать на него общий клок".
Собственно это мне и хотелось узнать подробнее, возможно, с примером.

[Lavr]

Я не настоящий, поэтому я по старинке на C++ тесты клепаю

А ты не мог бы показать какой-нибудь небольшой простенький, но доходчивый пример?

[imsushka]

эхсперты требуют подавать на него общий клок, но можно подать туда с другого лута сигнал.
на верилоге/вхдле надо изголяцца что б это произошло.

Вот эту информацию я раньше слышал, возможно, даже в этом топике.
Но "эхсперты" как-то опустили конкретику, как "подавать на него общий клок".
Собственно это мне и хотелось узнать подробнее, возможно, с примером.

PROCESS(WR00, RESET_n)
BEGIN
IF (RESET_n = '0') THEN
DFF_0 <= "11111111";
ELSIF (FALLING_EDGE(WR00)) THEN
DFF_0 <= D;
END IF;
END PROCESS;

вот что оно делает

Screenshot_2.png

но типа так делать ниизя.
нада так:
PROCESS(WR00, RESET_n)
BEGIN
IF (RESET_n = '0') THEN
DFF_0 <= "11111111";
ELSIF (RISING_EDGE(CLK)) THEN
IF ( WR00 = '0' ) THEN
DFF_0 <= D;
END IF;
END IF;
END PROCESS;

но тогда добавляется мультиплексор и соотвественно количество лутов растет. но типа схема получается синхронной. а то что WR00 был выставлен по клоку - нууу эт где было

Screenshot_1.png

[Shaos]

Я не настоящий, поэтому я по старинке на C++ тесты клепаю

А ты не мог бы показать какой-нибудь небольшой простенький, но доходчивый пример?

Вот тут иначинай читать и далее по ссылкам:
viewtopic.php?t=21924

[backa]

просто смотрел на список поддерживаемых серий и использовал нужную версию.

верно - я тоже прошел все эти стадии понимания IDE от ALTERA и XILINX. В какой-то момент времени компании "отсекают" поддержку невыпускаемого антиквариата и идут дальше с новыми сериями. Пользователю просто надо держать "зоопарк" версий под используемы серии. Они живут мирно на одном диске и не мешают друг другу! У меня так стоят 13 и 18 версии Quartus.
Приятно читать этот топик - я тоже озадачивался точно такими же вопросами на первых шагах осоения CPLD&FPGA. Очень рекомендую начинать с FPGA - там нет проблем с нехваткой ресурсов, нет проблем растрассировать ножки на крисстале под хотелки пользователя, есть реалтайм встроенные лог. анализаторы, не надо каждый раз "перешивать" флэш-память при отладке и самое важное (для меня) и главное PLL!!!