Двухпроцессорная система на микропроцессорах Intel 8080.

[vinxru]

Я вот о чем подумал, говоря о двух тактах.

Это Z80

[Lavr]

решение для меня просто необычно - они применили арбитр шины 74F786

Я у себя на диске наткнулся на материал по этому самому 74F786 4-битному асинхронному арбитру шины и перечитал его чтобы напомнить самому себе.

Ничего сложного не увидел:

74F786.PNG

/EN - это просто её включить.

А дальше на каждый вход /BRх от каждого из 4-х процессоров подать обращение к памяти (/RD ИЛИ /WR).
Кто первый пришел того и тапки: выдаст его /BGх активный, остальные /BGу - пассивные и должны тормознуть свои процессоры по входам READY.

Следующий в приоритете тот процессор, который пришел следом за этим первым /BRх и т.д.

Я подумал, что внутри 74F786 должна быть довольно простая логика, но смущала одна фраза:
"Если запросы пришли одновременно, приоритет одного из них выбирается случайно."

Но логика и правда, весьма не сложна оказалась:

74F786 4-bit asynchronous bus arbiter.PNG

А всё остальное между процессорами следует сорганизовать ручками, как это нарисовано вот здесь:
Двухпроцессорная система на микропроцессорах Intel 8080.

Я и сам посмотрел... честно говоря, на мой взгляд, можно сделать проще...

[Lavr]

.
Ссылка вот отсюда: Re: nedoPC-580 (SMP на 5 процессорах КР580ВМ80А)

Ну, а в железе, в железе-то воплотили?!

Куда уж - Лавр всё в протэусе крутит, а я - пока в голове

А у тебя в голове что-нибудь простенькое накрутилось в кодах i8080 или z80 за эти годы?

Я подумал, что я реально смогу "нарисовать" эту 74F786 в Proteus, раз уж есть её кишки, и хоть одну 4-х (или 2-х-процессорную) систему запустим чисто из интересу?

А то смотри, какая засада получается: поиск ссылается в основном на нас:

multi-i8080.png

А мы, получается, так и ниасилили ничего, хотя вроде как всё продумали в деталях...

Я бы тебя ни о чём не спрашивал, но просто то, чего я хотел, эта система сделать не сможет.
А другие варианты я и не продумывал со времён этого топика.

[Lavr]

А чем 580ВГ18 не подходит для этой цели?

Нашел я даташит на зарубежный аналог 580ВГ18 - i8218.

8218_580ВГ18.pdf

Почитал я его внимательно, другие материалы почитал, и не понравился он мне, хотя бы потому, что, насколько я понял, на каждый i8080 он нужен отдельный и свой.

580BГ18.PNG

Да и в Proteus его модели у нас нет.

Так что попробую нарисовать в Proteus эту 74F786 и просто сделаю систему на двух z80 скорее всего, чтобы проще задействовать пространство портов для обмена между процессорами.

В качестве ПО просто дам им для начала две простые, но разные задачи.

[Lavr]

...я реально смогу "нарисовать" эту 74F786 в Proteus, раз уж есть её кишки, ...

Ну вот... пустую "коробку" для 74F786 в Proteus я "нарисовал".

74F786_P.PNG

Завтра, надеюсь, вправлю ей "кишки"...

[FizikS]

Теоретически, раз "потрошки" известны, можно "расширить" схему и на большее количество процессоров. Или придумать схему каскадирования непосредственно микросхем 74F786.

[Lavr]

Теоретически, раз "потрошки" известны, можно "расширить" схему и на большее количество процессоров.

Я, честно говоря, думаю её чуть позже "кастрировать" всего до двух , ибо ещё не придумал, что и двум-то делать...

Или придумать схему каскадирования непосредственно микросхем 74F786.

А тут за нас подумали уже: для этого есть вывод /EN.

[Lavr]

.
Я подумал, что я реально смогу "нарисовать" эту 74F786 в Proteus, раз уж есть её кишки, ...

Я не стал откладывать всё в долгий ящик и "нарисовал" эту самую 74F786, благо сегодня выходной.

74F786-2.png

Но я не только "нарисовал", но и скомпилировал модель, протестировал её и выложил там, где мы модели Proteus выкладываем:
http://www.nedopc.org/forum/viewtopic.php?p=186047#p186047

А здесь, я думаю, надо дополнительно выложить datasheet , ибо там он не поместился.

74F786 4-bit asynchronous bus arbiter.pdf

[Lavr]

Так что попробую нарисовать в Proteus эту 74F786 и просто сделаю систему на двух z80 скорее всего, чтобы проще задействовать пространство портов для обмена между процессорами.

В качестве ПО просто дам им для начала две простые, но разные задачи.

Собственно, я так и сделал:
Взял свой рабочий проект, где исследовал возможность реализации RST7 на 8-ми резисторах,
вставил в него арбитр 74F786 и методом "copy-past" добавил второй процессор.

Но тут и случилось то, что меня изначально смущало...

Я подумал, что внутри 74F786 должна быть довольно простая логика, но смущала одна фраза:
"Если запросы пришли одновременно, приоритет одного из них выбирается случайно."

В цифровой системе моделирования запросы приходят СТРОГО одновременно!
И тут арбитр 74F786 начнает глючить... модель выпадает по достижению минимального шага.

74F786 и в реальной жизни так себя ведёт. Когда я искал на неё разные материалы, попадалась статья:
"Metastability tests for the 74F786 – a 4-input asynchronous bus arbiter"
В ней подобную ситуацию упоминают.

Я не стал уменьшать шаг, а просто самым простым образом сдвинул по времени второй процессор, сделав его
асинхронным по отношению к первому.

2CPU-1.png

 СХЕМА КРУПНО

i8080_74F786_2.png

Увеличить

...честно говоря, на мой взгляд, можно сделать проще...

Проще - я хотел избавиться от трёх шинных буферов для каждого процессора, и тормозить их не по READY, а по HOLD, в этом случае процессор сам переводит шины в высокоимпедансное состояние.
Но это решение "не взлетело" простыми средствами, поскольку по READY остановка происходит мгновенно, а по HOLD процессор дорабатывает текущую команду, поэтому синхронизация усложняется.

Но над этой идеей, возможно, ещё следует подумать...

Единственное, я дал каждому процессору больше времени обращения к памяти. Начинается доступ по SYNC, заканчивается по заднему фронту /RD или /WR. Ну надо же дать шанс корректно сработать всем дешифраторам!

Выкладываю ниже проект так, как он сейчас работает.

74F786_i8080.zip

Процессоры начинают выполнять одну и ту же программу одновременно, каждый идентифицирует себя и уходит дальше выполнять конкретно свою программу.
Первый - молотит в порт вывода 55Н...0ААН, второй - гоняет по кругу зелёный сегмент в индикаторе.
Чисто визуально различимые задачи без особого смысла.
Первый - реагирует на нажатия двух подписанных кнопок. Второму приделывать этот функционал я поленился.

Самый тяжкий момент аппаратно был там, где процессоры различают себя - очень тонкие тайминги.
Этот момент хорошо иллюстрируют по два индикатора шины данных для каждого процессора внизу схемы, если включить частоту задающего генератора 1...2 Гц.

Четыре процессора задействовать можно по образу и подобию этого проекта. Я специально сделал всё на большом листе.

Мультипроцессорная система подана - извольте кушОть!