Разработка и заказ троичной микросхемы

[Shaos]

Сделал "extraction" SPICE-модели из топологии микросхемы и посимулировал в ngspice, взяв модели nMOS и pMOS транзисторов с вебсайта MOSIS - работает

Даже задержку симулирует, в отличие от LTSpiceIV - инвертор выполненный в 0.5 микрон даёт задержку порядка 0.1 нс и стабильно работает на частотах до 3 ГГц...

[petrenko]

А вот триггер на кристалле как выглядит ?

[Shaos]

А вот триггер на кристалле как выглядит ?

см. несколько страниц назад: viewtopic.php?p=118476#p118476

[Shaos]

Нарисовал свой NAND в соответствии с правилами "MOSIS Scalable CMOS" для 0.5 микрона (потратил полчаса):

И посимулировал его через SPICE (ещё полчаса) путём подачи входного воздействия на оба входа:

и на каждый по отдельности:


а также подал синусоиду 1 ГГц и увидел, что задержка составляет порядка 0.2 нс:

и ток при переходе через порог срабатывания составлял до 350 мкА:

[Odin P. Morgan]

MOSIS вообще каким тех процессом располагают?

[Shaos]

MOSIS вообще каким тех процессом располагают?

Всякими - вплоть до 28nm:

https://www.mosis.com/products/fab-schedule

ON Semiconductor 0.5um CMOS - самый дешёвый и беспроблемный...

[Odin P. Morgan]

это цена за какой тех процесс, и собственно что они за такие деньги сварганят? (Собственно ты меня заинтересовал MOSIS, бо Ангстем запросил за пробный камешек ~2 000 000$)

[Shaos]

это цена за какой тех процесс, и собственно что они за такие деньги сварганят? (Собственно ты меня заинтересовал MOSIS, бо Ангстем запросил за пробный камешек ~2 000 000$)

ну крутые чо

MOSIS техпроцесс CMOS 0.5 микрон 2x2 кв.мм (кол-во ног до 56 если пады только по кромке кристалла расставлять) - 40 кристаллов сделают за шесть с половиной плюс упаковка в корпуса (сколько запрошу - от 0 до 40 можно упаковать - порядка полусотни за корпус) - максимум восемь с половиной получается (это только предварительная оценка от них - реальная цена может быть выше насколько я понял)

[Odin P. Morgan]

Кстати я узнал, что Воронежский завод радиодеталей, приблизительно за эти же деньги сделают, и корпусируют. Правда о тех процессе ничего не известно, буду пытаться созваниваться.

[Shaos]

А между тем 40-ногий тестовый троичный чип почти готов к заказу через MOSIS

P.S. Убрал явное упоминание цен в тексте - всё таки они эти цены не афишируют...

[Shaos]

Месяц работы в свободное от основной работы время и троичный чип на 1000 транзисторов готов

Всего потрачено примерно 80 часов (я специально аккуратно фиксировал время, чтобы знать за сколько можно нарисовать 40-ногий чип с нуля), т.е. если бы я занимался этим полный рабочий день, то сделал бы всё за 2 недели...

Кроме троичного мультиплексора воткнул туда до кучи всяких разных троичных схем на попробовать - для себя и для кое-каких друзей, которые согласились разделить бремя оплаты производства тестового чипа

[Shaos]

Обычный 'маршрут проектирования' включает синтез в гейтах из верилога в нетлист, потом P&R (place and route), где-то тут ещё и клоковые деревья генерятся. Потом проверяется всё это дело: тайминги во-первых специальной тулзой, потом equivalence checking или формальная верификация (что входной верилог ведёт себя так же, как и нетлист), ну и ещё можно симулировать нетлист (сконвертив его обратно в гейт-верилог) с задержками или без. DRC -- это уже самый последний, почти формальный этап, что тех. нормы по ширине дорожек и проч. не нарушены.

Что из этого есть у тебя?

Ручками можно наверное проект уровня 6502 нарисовать в 1 харю, а что-то раз в 10 посложнее уже нереально.

Как я и писал выше я уже вручную нарисовал в Magic дизайн на тыщу транзисторов (с хвостиком) - всё просимулировал и проверифицировал вдоль и поперёк - залил на мосис ещё в июле и теперь с нетерпением жду тэйпаута

И ещё, ты вот рисовал схемы 3-уровневой логики с 2 питаниями на кмоп, а насколько (и вообще получается ли) выигрыш или проигрыш по транзисторам, если то же самое сделать 2 проводами с кодами, например, 00, 01 и 10 в двоичной кмоп-логике?

Короче расклад такой - я как-то вычислял, что для аналогичной двоичной схемы (с учётом количества состояний и скорректированного количества входов-выходов) транзисторов будет примерно в 2 раза меньше, нежели в троичной схеме, сделанной на CMOS (оно и понятно, т.к. один порог мы заменяем на два), НО если верить одной статье, то в среднем 70% площади кристалла уходит под соединения, 20% изоляцию и только 10% на транзисторы - т.е. имея в 2 раза больше транзисторов, но в log(3)/log(2)=1.585 меньше соединений, мы получаем 10%*2 + 20% + 70%/1.585 = 84.16% т.е. в этом смысле троичные CMOS-решения должны быть в среднем на 15.84% компактнее

[Shaos]

Тэйпаут случился в начале августа:

https://www.mosis.com/db/pubf/WEBREPORTS?REQUEST=RunReport&RUNID=V57X

Мосис выставил счёт и я уже накопил достаточно денег, чтобы его оплатить

[Shaos]

Тэйпаут случился в начале августа:

https://www.mosis.com/db/pubf/WEBREPORTS?REQUEST=RunReport&RUNID=V57X

Мосис выставил счёт и я уже накопил достаточно денег, чтобы его оплатить

Счёт мосиса оплачен - шестьсполовинойштукобаксов отправлены из моего банка в ихний банк

[Shaos]

Через неделю чипы обещаются быть готовы

P.S. Они немного подвинули ожидаемые даты - 22 сентября будет кремний и 30 сентября упаковка...