nedoPC.org

A TO!

MSX, X1, TRS-80, PC-600x, PC-88, SG-1000, SMS.....

может стоит немного изменить постановку вопроса - как на Z80 обрабатывать несколько hardware interrupts с разным приоритетом?

Повторяю медленно с расстановкой:

INTA у i8080 может выдаваться независимо от машинного цикла.

А он то здесь причем в этом топике?

При эмуляции оного в рамках выполнении сабжа этого топика.

Ха! Верно... Ну в теории это всё понятно! Пора бы нам со схемой человеку конкретно помочь!
Или нагуглить (что я пытаюсь сделать), ну или нарисовать - если есть четкое схемотехническое
решение...

Мне нужно ещё медленнее и по буквам
Сделав "read first byte of instruction" и получив CALL, что ответит Z80 на вопрос "more bytes required for instruction"?. Судя по ветке "NO" (где мы и видим CALL), он "execute instruction" с неизвестным адресом, дополнительные байты ведь не считываются...

А, нет, он сразу считает эти байты по ветке "YES". Но... из памяти.

Нет ну как это так? Кал (CALL) - он и у Z80-го кал...

Мы же сколько раз уж обсуждали, что выполняется во время прерывания? -
То, что подсунут снаружи (ША неактивна) - а дальше это выполняется как
обычный КОП - только в случае CALL надо строб чтения RD дважды перенаправить к
контроллеру прерываний.

В этом виде он называется INTA... Собственно, я и говорю выше - в теории всё понятно,
пора перейти к конкретной схеме!

Бряхня-то какая! Тебе графику на "Специалисте-МХ" под СР/М показать?

А для чего мы про Васики-компиляторы с графикой тележили?

Нагуглилось у меня, правда, для Z180...



Но зато это из мануала: 8259 Interrupt Controller.pdf (рр.6-7)

Вот это уже ближе! Продлевают восстановленный INTA на весь КОП гарантированно. А так как потом сразу идет запись в стек (что при CALL, что при RST), то должно взлететь. Нужно пробовать, где там ТС?

Спасибо, схема очень интересная. Как я понял, после тычка носом в раскрашенную картинку, Z80 читает 2 и 3 байт команды, используя RD. В схеме RD подмешивается к INTA через переключение RS триггера в момент ответа процессора на прерывание. После получения полного адреса перехода от ВН59 процессор выполнит операцию чтения по этому адресу, использовав сигнал WR. Это вернет триггер в первоначальное состояние и обрубит прохождение чего - либо по линии INTA. Схема жизнеспособна.

Спасибо, что вы тепло отозвались о схеме из мануала: 8259 Interrupt Controller.pdf.

А то его авторы переживали... вдруг они где-то ошиблись... гыгы...

Главное, что бы не расстроились за выкинутый из схемы дешифратор Нашли же, чем развести управление чтением - записью.

Пингвин штоле? Или рожденный ползать - летать не может?

Полетит, раз уж не мы первые этим озаботились...

запусти откомпилированную специалистом бейсик программу с графикой например на корвете. удивлению не будет предела. у соседей есть длинная ветка на эту тему.

HardWareMan, /IORQ или /MREQ?

пока нет рабочего макета, считаем,что невзлетит. 4 корпуса плюс ВН59 - сомнительный выигрыш. должно быть другое решение.