И был очень приятно удивлён, что всё, что мы тут дедуктивно-исследовательским методом накопали,в этой книжечке прямым текстом английским по белому и написано!
Иногда, оказывается, надо припадать к мудрости первоисточника...
Не то, чтобы я не люблю эту книжку читать (как меня тут упрекали некоторые странноватые люди),
просто её читать в .PDF неудобно: у Intel нумерация страниц по главам, а в .PDF - сплошная,
возникает неприятная путаница в поиске нужного материала по оглавлению...
Intel_8080_Microcomputer_Systems_Users_Manual wrote:Once the processor has sent an address to memory, there is an opportunity for the memory to request a WAIT. This it does by pulling the processor's READY line low, prior to the "Ready set-up" interval (tRS) which occurs during the Ф2 pulse within state T2 or Tw. As long as the READY line remains low, the processor will idle, giving the memory time to respond to the addressed data request. Refer to Figure 2-5.
The processor responds to a wait request by entering an alternative state (Tw) at the end of T2, rather than proceeding directly to the T3 state. Entry into the Tw state is indicated by a WAIT signal from the processor, acknowledging the memory's request. A low-to-high transition on the WAIT line is triggered by the rising edge of the Ф1 clock and occurs within a brief delay (tDC) of the actual entry into the Tw state.
A wait period may be of indefinite duration. The processor remains in the waiting condition until its READY line again goes high. A READY indication must precede the falling edge of the Ф2 clock by a specified interval (tRS), in order to guarantee an exit from the Tw state. The cycle may then proceed, beginning with the rising edge of the next Ф1 clock. A WAIT interval will therefore consist of an integral number of Tw states and will always be a multiple of the clock period.
Но не это главное - до этого мы и сами докопались!...[color=#FF0000]Russian translation[/color] wrote:Как только процессор выставил адрес памяти, у неё есть возможность запросить цикл ожидания WAIT. Это делается путем опускания линии READY (ГОТОВ) процессора в низкий логический уровень, до начала интервал «Установка готовности» ("Ready set-up" — tRS), которое происходит в течение импульса Ф2 в пределах состояния Т2 или Tw. Пока линия READY процессора остается в состоянии низкого логического уровня, процессор простаивает, выполняя такты ожидания и давая микросхеме памяти время, чтобы отреагировать на запрос данных по выставленному адресный. См. Рисунок 2-5.
Процессор реагирует на запрос ожидания, вводя дополнительный такт (Tw) в конце T2, вместо того, чтобы перейти непосредственно к такту T3. Вход в Состояние Ожидания индицируется сигналом WAIT процессора, подтверждающим запрос этого состояния памятью. Переход линии WAIT из низкого уровня в высокий происходит по переднему фронту тактового импульса Ф1 в пределах небольшой задержки (tDC) фактического вхождения в такт Tw.
Длительность Состояния Ожидания может быть неопределенно долгой. Процессор остается в состоянии ожидания до тех пор, пока на его вход READY снова не будет подан высокой логический уровень. Признак Готовности должен предшествовать заднему фронту тактового сигнала Ф2 в соответствии с заданным интервалом (tRS), с тем чтобы гарантировать выход из состояния Tw. Цикл ожидания может быть продлен, начиная с переднего фронтом следующего тактового импульса Ф1. Поэтому интервал WAIT будет состоять из целого числа тактов ожидания Tw и всегда будет кратен периоду тактового сигнала.
А вот что меня реально удивило, это ответ на мой собственный давний вопрос - почему RESET и READY
стробируются в задающем генераторе, а не в самом микропроцессоре.
Intel_8080_Microcomputer_Systems_Users_Manual wrote:The READY input to the 8080A CPU has certain timing specifications such as "set-up and hold" thus, an external synchronizing flip-flop is required. The 8224 has this feature built-in. The RDYIN input presents the asynchronous "wait request" to the "D" type flip-flop. By clocking the flip-flop with Ф2D, a synchronized READY signal at the correct input level can be connected directly to the 8080A.
The reason for requiring an external flip-flop to synchronize the "wait request" rather than internally in the 8080 CPU is that due to the relatively long delays of MOS logic such an implementation would "rob" the designer of about 200ns during the time his logic is determining if a "wait" is necessary. An external bipolar circuit built into the clock generator eliminates most of this delay and has no effect on component count.
[color=#FF0000]Russian translation[/color] wrote:Сигнал READY для процессора 8080A должен имеет определенные временные характеристики, такие как «установка и удержание», поэтому необходим внешний синхронизирующий триггер для их соблюдения. Задающий генератор 8224 имеет такую встроенную функцию. Вход RDYIN подает внешний асинхронный сигнал «запроса ожидания» на триггер типа «D». Сигнал READY, синхронизированный в D-триггере фронтом Ф2D может быть подключен непосредственно к микропроцессору 8080A.
Причина использовать для синхронизации «запроса ожидания» не внутренний триггер в микропроцессоре 8080, а внешний – объясняется тем, что из-за относительно длительных задержек MOS–логики такая реализация «лишила» бы разработчика порядка 200 нс времени пока его логика определяла бы, требуется ли «ожидание». Внешняя биполярная схема, встроенная в генератор тактовых импульсов, устраняет большую часть этой задержки и не влияет на количество компонентов.
P.S. Shaos, посмотри фразу, выделенную цветом, что-то меня её перевод зело смущал, хотя смысл вроде прозрачен...
