Moderator: Shaos
я верилог плохо знаю, больше вхдл, я ж паскалистLavr wrote: 01 Nov 2025 08:15А я правильно понимаю этот момент: как только появляется конструкция типаimsushka wrote: 30 Oct 2025 07:36скорее всего квартус намутил кучу мультиплексоров для записи в регистры.так сразу же появляются и регистры, даже если схема чисто комбинационного типа?Code: Select all
always @* ...
В общем, решил я попробовать «нарисовать» и АЛУ и процессор руками.
Тем более, что ПРЕДУПРЕЖДЕНИЕ - вроде как и не ошибка…ГЛОБАЛЬНЫЙ примитив на узле <имя> питает логику — может возникнуть неглобальное использование сигнала.
ПРИЧИНА: ГЛОБАЛЬНЫЙ примитив питает сложную логику.
ДЕЙСТВИЕ: Если вы планируете использовать глобальный сигнал для питания логики, то никаких действий не требуется. Если вы планируете использовать сигнал только как глобальный, то в вашем проекте есть ошибка. Чтобы устранить это предупреждение, необходимо либо удалить примитив GLOBAL, либо переместить подключение входного сигнала, питающего логику, перед примитивом GLOBAL.
WARNING ИСЧЕЗ!
Мне трудно сориентироваться, кто такая у тебя "синтезатилка" и что за "задержи на инверторах не пройдут" у неё...Shaos wrote: 21 Nov 2025 20:42А задержи на инверторах не пройдут - синтезатилка упростит их всех нафик...
Это, собственно, и получается по приведенной мной выше схеме: Триггер на входе задержал сигнал CLK примерно на 6 нс - ну и ладно, теперь для всей схемы тактовый сигнал - CLK/2 с выхода триггера, поскольку так якобы рекомендуют.Lavr wrote: 21 Nov 2025 18:10... первый элемент – буфер, а CLK по сюжету мне нужна и в фазе и в противофазе.
Тем, что втащил CLK в ПЛИС через триггер?
Что, все втаскивают CLK в ПЛИС через триггер, или есть какой другой способ?Lavr wrote: 21 Nov 2025 18:10И что – это единственный способ затащить CLK в ПЛИС именно на удвоенной частоте от предполагаемой, или я чего-то не знаю?
это старые плиски. там это нормально
Да оно и так и так работает... во втором случае просто нет WARNING-a.
без варнингов - потому что синтезаторам так проще считать временые дела.
Вот оказалось, что всё в реальности несколько иначе...imsushka wrote: 22 Nov 2025 09:52без варнингов - потому что синтезаторам так проще считать временые дела.
клок по плисине брошен глобально. без логики, без задержек.
И прицепил 'CLK' на вывод 125, а это и есть Global Clock1 MAX3000A!INFO: Signal 'CLK' chosen for auto global Clock
По осциллограмме как раз получается, что не синхронны...imsushka wrote: 22 Nov 2025 09:52выходы тригеров, с глобальным клоком, синхронны. считать проще
а когда используешь логический выход, то время посчитать проблемно.
Вот оказывается в семействе MAX3000A именно так и есть: два глобальных тактовых сигнала, которые доходят до КАЖДОЙ логической ячейки!Shaos wrote: 21 Nov 2025 20:42Есть CPLD и FPGA с несколькими клоками - можно на них подавать на один фазу, а на другой - противофазу
Значит, если мне в моём проекте нужны два тактовых сигнала - в фазе и противофазе - то мне их следует сформировать снаружи ПЛИС, скажем, тем же триггером, и подать их на Global Clock1 и Global Clock2?синхронны. все тригеры завязанны на клок. а то что сдвинуто. так это накладные расходы на мультиплексоре.Lavr wrote: 24 Nov 2025 10:07По осциллограмме как раз получается, что не синхронны...imsushka wrote: 22 Nov 2025 09:52выходы тригеров, с глобальным клоком, синхронны. считать проще
а когда используешь логический выход, то время посчитать проблемно.
Внутренний якобы "такт" сдвинут на примерно 6 нс относительно 'CLK' ...
смотря какя частота нужна. если 100мгц то формируй на улице. если 10мгц - подавай 20 и дели на двоих.Lavr wrote: 24 Nov 2025 10:07 Значит, если мне в моём проекте нужны два тактовых сигнала - в фазе и противофазе - то мне их следует сформировать снаружи ПЛИС, скажем, тем же триггером, и подать их на Global Clock1 и Global Clock2?
А внутри ПЛИС уже синхронизировать всё от этих сигналов?
И кстати, глобальный RESET CPLD - тоже совместить с RESET-ом моего процессора внутри CPLD [/size]?
Ну как-то я гораздо скромнее замахиваюсь... Это на тестах 100 нс период, чтобы видеть сдвиги по 5...6 нс.imsushka wrote: 24 Nov 2025 10:51смотря какя частота нужна. если 100мгц то формируй на улице. если 10мгц - подавай 20 и дели на двоих.
Ну потому что у тебя глобальный только до триггера, а внутренний «якобы такт» это уже и не клок вовсе, а «логика»…Lavr wrote: 24 Nov 2025 10:07По осциллограмме как раз получается, что не синхронны...imsushka wrote: 22 Nov 2025 09:52выходы тригеров, с глобальным клоком, синхронны. считать проще
а когда используешь логический выход, то время посчитать проблемно.
Внутренний якобы "такт" сдвинут на примерно 6 нс относительно 'CLK' ...
Нет... не «логика», а триггер всё же. Если «логика», то триггер обходят.Shaos wrote: 24 Nov 2025 14:25Ну потому что у тебя глобальный только до триггера, а внутренний «якобы такт» это уже и не клок вовсе, а «логика»…
а зачем тогда плис? делай все на логике.Lavr wrote: 24 Nov 2025 11:04
Ну как-то я гораздо скромнее замахиваюсь... Это на тестах 100 нс период, чтобы видеть сдвиги по 5...6 нс.
Так-то я планирую процессор на 2 МГц - в оригинале на ТТЛ-рассыпухе он был под эту частоту рассчитан.
Но всё же непонятно - зачем делить частоту внутри ПЛИС?
Если снаружи 2 глобальных тактовых входа специально протянуты до каждой ячейки?
Логика после триггера
и логика до тригера
