Троичные логические устройства
------------------------------------
Аналоговые модели базовых троичных логических элементов комбинационной логики
https://fizika.sgu.ru/system/files_forc ... a2i4153989
Переход цифровой техники от двоичной основы к троичной системе счисления, т. е. использованию в рамках одного разряда трёх возможных состояний – ложь/неопределенность/истина – позволяет получить целый ряд преимуществ и в целом предоставляет реальную возможность повысить производительность микропроцессорной техники при прочих равных условиях. В связи с этим целью работы является разработка аналоговых моделей логических элементов троичной логики, совместимых по характеристикам с современными сериями элементов двоичной КМОП-логики.
Предложенные аналоговые модели троичных логических элементов позволяют корректно моделировать сложные устройства цифровой схемотехники, содержащие такие элементы. Выполнен действующий макет троичного логического элемента на типовых отечественных дискретных электронных компонентах, подтвердивший корректность и эффективность разработанных моделей элементов троичной логики. На основе предложенных моделей в дальнейшем были сконструированы основные узлы троичного процессора
------------------------------------
Базовый троичный логический элемент на основе стандартной МОП технологии
http://www.mes-conference.ru/data/year2008/88.pdf
Предложена реализация базового логического элемента (вентиля) балансного троичного кода. Логические состояния обеспечиваются за счет двуполярного источника питания. Базовый вентиль может быть выполнен на основе стандартной МОП технологии. Представлены результаты моделирования схем при питании ±0.9 В с использованием параметров 0.18 мкм МОП-технологии на базе платформы Cadence Virtuoso.
------------------------------------
Базовые троичные логические элементы. Снижение энергопотребления
https://www.electronics.ru/journal/article/72
Большинство цифровых электронных устройств для обработки, передачи и хранения информации кодируют ее с помощью двоичной системы счисления. Управление в таких устройствах производится с использованием двоичной логики. Однако данный способ работы с информацией – не оптимальный и не единственный, самой эффективной системой счисления, пригодной для представления информации, представляется система с основанием, равным числу Эйлера. Ближайшее к данному числу целое число – это 3, отсюда следует, что оптимальной системой счисления с целым основанием является троичная система. Троичный сигнал при передаче данных несет более чем в 1,6 раза больше информации, чем двоичный, а запоминающее устройство с троичными ячейками сохраняет в 1,6 раза больше данных, чем двоичное запоминающее устройство с тем же количеством ячеек
------------------------------------
16-нм транзистор FinFET с низким энергопотреблением и устойчивой к ошибкам конструкцией TCAM для приложений космической связи
SpaceCAM: A 16 nm FinFET Low-Power Soft-Error Tolerant TCAM Design for Space Communication Applications
https://ieeexplore.ieee.org/stamp/stamp ... r=10838519
Троичная адресуемая память (TCAM) является важнейшим компонентом спутниковых систем связи. Космические камеры TCAM сталкиваются с уникальными проблемами, поскольку они должны работать в условиях очень ограниченного энергопотребления и подвержены высокой частоте "мягких" ошибок (SER) из-за излучения ионизирующих частиц. Память на основе ячеек памяти с двойной блокировкой (DICE) способна выдерживать незначительные ошибки. Однако ее надежность снижается при сбоях в работе нескольких узлов.
В этой статье мы предлагаем SpaceCAM, TCAM на базе DICE, преодолевает вышеуказанные ограничения и обеспечивает масштабирование напряжения, выдерживая сбои в работе нескольких узлов в каждой строке памяти. SpaceCAM обеспечивает мягкую устойчивость к ошибкам, применяя приблизительный, а не точный поиск. Он допускает до 5 незначительных ошибок на 144-битную строку, при условии, что минимальное расстояние Хэмминга между сохраненными шаблонами данных (такими как Активный список управления (ACL) rules) равно 26. Ядро памяти SpaceCAM с разрешением 144 × 512 бит, разработанное с использованием 16-нм коммерческого процесса FinFET, работает при напряжении питания всего 350 мВ и потребляет 2 мВт при частоте 500 МГц.
------------------------------------
От троичного к двоичному: Реализация троичной логики на уровне схемы с использованием режима истощения и обычных МОП-транзисторов
Ternary Toward Binary: Circuit-Level Implementation of Ternary Logic Using Depletion-Mode and Conventional MOSFETs
https://ieeexplore.ieee.org/stamp/stamp ... r=10817560
Применение искусственного интеллекта (ИИ) требует сложных вычислений для решения сложных задач. Однако совершенствование двоичных вычислительных систем, поддерживающих эти приложения, приближается к пределу возможностей из-за масштабирования на атомарном уровне.
Таким образом, в данной статье представлена методология проектирования троичной логики, основанная на полевом транзисторе металл-оксид-полупроводник с обедненным режимом работы (DEPFET) и многопороговом комплементарном напряжении металл–оксид–полупроводник (MTCMOS). Наши устройства на основе кремния проще в изготовлении и поддерживают высокоскоростные операции с низким энергопотреблением благодаря нашей дополнительной троичной логике. Наш сбалансированный троичный полный сумматор (BTFA) в 9,70 раза эффективнее по энергопотреблению, чем новейшие полевые транзисторы на основе углеродных нанотрубок (CNTFET) на основе BTFA. Мы также предлагаем первую методологию проектирования трехэлементной схемы в стандартной конструкции многоуровневых ячеек. Мы предлагаем алгоритм наилучшего расположения троичных ячеек и концепцию интегрированной компоновки, которая уменьшает площадь, когда требуемые ячейки расположены близко друг к другу.
------------------------------------
Энергоэффективное проектирование и внедрение CNFET троичных префиксных сумматоров на основе GDI
Energy-efficient design and CNFET implementation of GDI-based ternary prefix adders
https://iopscience.iop.org/article/10.1 ... ad88b0/pdf
Троичные сумматоры обладают большими преимуществами по сравнению с двоичными сумматорами, т.е. они занимают меньшую площадь, а также обеспечивают меньшую сложность соединения. Однако КМОП-матрица реализация троичных сумматоров не позволила выполнить этот процесс, когда длина канала была принята равной 32 нм. При использовании технологии 32 нм КМОП-транзисторы проявляют нежелательные эффекты, такие как короткое замыкание канала Эффекты (SCE), ухудшение подвижности, высокий ток утечки и т.д. Для решения этих проблем предпочтительны многозатворные устройства. Углеродные нанотрубочные полевые транзисторы (CNFET) являются одним из самых технологии, позволяющие эффективно работать при длине канала 32 нм.
В данной статье рассматриваются троичные префиксные сумматоры на основе CNFET. Энергопотребление является наиболее важным требованием к СБИС-системе, поскольку оно повышает энергоэффективность и снижает тепловыделение. Одним из способов снижения энергопотребления является сведение к минимуму количества транзисторов, используемых в схемах сумматора. В этом исследовании использовался метод снижения энергопотребления, известный как Gate Diffusion Input (GDI), который включен в предлагаемую конструкцию префиксного сумматора.
Предлагаемый сумматор улучшен за счет снижения мощности до 83%, энергопотребления до 83%, тока до 78% и задержки до 96%. Наконец, коэффициент задержки по мощности (PDP) также был снижен на 84% по сравнению с существующими троичными сумматорами. Предложенная конструкция оказалась высокоэффективной при реализации нейронной структуры, а соответствующие параметры были тщательно проанализированы и задокументированы в этом исследовании.
------------------------------------
Разработка многозначных логических схем и передача данных, предназначенных для встраиваемых систем
Multiple-Valued Logic Circuit Design and Data Transmission Intended for Embedded Systems
https://arxiv.org/pdf/2211.04542
В данной работе предлагаются новые троичные схемы, направленные на снижение энергопотребления и экономию заряда батареи. Предлагаемые конструкции включают восемь троичных логических элементов, три троичные комбинационные схемы и шесть троичных арифметико-логических блоков. В этом тезисе используется наилучший компромисс между сокращением количества используемых транзисторов, использованием энергоэффективных транзисторных устройств, таких как передающие вентили, и применением двойного напряжения питания для достижения поставленной цели.
Предлагаемые схемы сравниваются с новейшими тройными схемами с использованием симулятора HSPICE для различных напряжений питания, различных температур и различных частот. Для подтверждения эффективности предлагаемых схем проводится моделирование. Результаты демонстрируют преимущество предложенных конструкций: более чем на 73% сокращается количество транзисторов для THA и более чем на 88% снижается энергопотребление для STI, TNAND, TDecoder, TMUX, THA и TMUL, соответственно. Кроме того, были изучены кривая помехоустойчивости и анализ методом Монте-Карло для основных технологических изменений, таких как токсичность, диаметр УНТ, количество УНТ и длина канала.
---------------------------------------------
Реализация и приложения троичного порогового логического элемента
Implementation and Applications of a Ternary Threshold Logic Gate
https://arxiv.org/pdf/2211.12176
Уменьшение задержки, энергопотребления и площади микросхемы логической схемы - вот основные задачи проектировщика. В большинстве случаев проектировщик жертвует энергопотреблением и площадью микросхемы, чтобы улучшить задержку для данного технологического узла. Чтобы преодолеть эту проблему, мы предлагаем троичный пороговый логический элемент. Мы реализуем предложенный элемент, комбинируя пороговую логику и троичную логику. Затем мы создаем основные строительные блоки троичного ALU (в виде логических элементов, компаратора и арифметических схем), используя предложенный элемент. Мы показываем, что предложенный троичный TLG улучшает задержку, энергопотребление и площадь кристалла в троичных схемах с помощью моделирования. Таким образом, предлагаемый элемент управления может быть использован для улучшения задержки, энергопотребления и площади кристалла в троичных схемах
---------------------------------------------
Посталгебры и троичные сумматоры
Post algebras and ternary adders
https://link.springer.com/content/pdf/1 ... 0088-z.pdf
За исключением кубитов, для которых различные возможные значения неупорядочены, различные значения m-значных цепей с уровнями напряжения, тока или заряда полностью упорядочены. Либо на математическом уровне (пост-алгебра), либо на уровне схемы это означает, что каждый многозначный уровень должен быть разложен на двоичные уровни, обработан с помощью двоичных вычислений и, наконец, преобразован в многозначный уровень.
Используя троичные сумматоры в качестве примера, мы показываем, что троичное двоичное декодирование и двоичное кодирование следует применять ко всему сумматору в целом или к ограниченным частям сумматора. Второй подход, использующий мультиплексоры, позволяет получить наиболее эффективные троичные сумматоры. Однако сравнение с двоичными сумматорами показывает, что двоичные сумматоры более эффективны благодаря преобразованию троичных данных в двоичные и двоично-двоичных в троичные числа.
---------------------------------------------
Конструкции троичных полных сумматоров, использующих унарные операторы и троичные мультиплексоры
Ternary full adder designs employing unary operators and ternary multiplexers
https://www.mdpi.com/2072-666X/14/5/1064/pdf
Конструкция тройных полных сумматоров (TFA), использующих полевые транзисторы из углеродных нанотрубок (CNFET), широко представлена в литературе. Чтобы получить оптимальную конструкцию этих троичных сумматоров, мы предлагаем две новые конструкции, отличающиеся друг от друга, TFA1 с 59 CNFET и TFA2 с 55 CNFET, в которых используются одинарные управляющие элементы с двумя источниками напряжения (Vdd и Vdd /2) для уменьшения количества транзисторов и энергопотребления. Кроме того, в этой статье предлагаются два 4-разрядных сумматора с переносом пульсаций (RCA) на основе двух предложенных TFA1 и TFA2; мы используем симулятор HSPICE и 32-нм CNFET-транзистор для моделирования предлагаемых схем при различных напряжениях, температурах и выходных нагрузках. Результаты моделирования показывают, что усовершенствованные конструкции привели к снижению энергопотребления более чем на 41% (PDP) и более чем на 64% (EDP) по сравнению с лучшими последними работами в литературе.
---------------------------------------------
Троичный модуль умножения и накопления на основе CNTFET
CNTFET-based ternary multiply-and-accumulate unit
https://www.mdpi.com/2079-9292/11/9/1455
Умножение-накопление (MAC) - одна из наиболее часто используемых операций в современных вычислительных системах, поскольку она используется для умножения матриц, обработки сигналов и в новых приложениях, таких как машинное обучение и глубокие нейронные сети. В этой статье предлагается MAC-код, использующий троичное логическое число на основе CNTFET.
В частности, мы создаем 5-кратный множитель угроз и 10-кратный сумматор обработки данных в качестве составных частей двух трехкомпонентных блоков MAC. Первый - это базовый MAC, который может быть реализован двумя способами: последовательным и конвейерным. Второй - это усовершенствованная конструкция MAC, которая оптимизирует количество транзисторов, обеспечивает более высокую производительность и низкое энергопотребление. Разработанный MAC-модуль может работать на частоте до 300 МГц. Наконец, проводится сравнительное исследование с точки зрения изменения мощности, задержки и площади при различных напряжениях питания и уровнях температуры.
---------------------------------------------
Троичный логический декодер, использующий независимо управляемые двухзатворные Si-NW МОП-транзисторы
Ternary logic decoder using independently controlled double-gate Si-NW MOSFETs
https://www.nature.com/articles/s41598-021-92378-7.pdf
Продемонстрирован троичный логический декодер (TLD) с независимо управляемыми двухзатворными МОП-транзисторами (ICDG) на основе кремниевых нанопроводов (Si-NW) для подтверждения возможности использования системы со смешанным основанием (MRS). TLD показал произведение мощности на задержку, равное 35 Адж для длины затвора (LG) 500 нм, и 0,16 Адж для LG 14 нм. Благодаря присущей ему CMOS-совместимости и масштабируемости, TLD, основанный на МОП-транзисторах ICDG Si-NW, стал бы многообещающим кандидатом для MRS, использующего троичную и двоичную логику.
---------------------------------------------
Быстрая и энергоэффективная реализация обратного преобразователя RNS на ПЛИС для троичного набора из 3 модулей {3n–2, 3n–1, 3n}
Fast and energy-efficient FPGA realization of RNS reverse converter for the ternary 3-moduli set {3n–2, 3n–1, 3n}
https://link.springer.com/content/pdf/1 ... 2040-9.pdf
Троичное числовое представление известно как один из эффективных методов реализации цифровых систем.
В этой статье представлен эффективный обратный преобразователь для троичных RNS с набором модулей {3n–2, 3n–1, 3n}, основанный на алгоритме преобразования со смешанным основанием (MRC). Предлагаемый алгоритм сокращает количество сумматоров с большой разрядностью и зависимости между последовательно обрабатываемыми блоками. Применяемый в предлагаемом алгоритме метод и архитектура обратного преобразователя улучшают задержку и площадь на платформе семейства FPGA Virtex Ultrascale + в технологии FinFET 14 нм/16 нм по сравнению с аналогичными разработками.
---------------------------------------------
#ternary #ТроичнаяИнформатика #ТроичныйКомпьютер #ТроичнаяЛогика
