HardWareMan wrote:
На самом деле машинный цикл в Zxx еще никто не отменял. И конвеера у него нету. Поэтому у него 4 такта на сам машинный цикл,
Полтора такта. С момента наступания на /MREQ и до момента, когда зетник защёлкивает данные.
+ 3 такта на каждое дополнительное обращение к памяти/портам
2 такта аналогично.
(у последних можно добавлять такты ожидания).
Добавлять такты ожидания можно и у памяти, а у портов 3 такта с момента начала /IORQ и 4 такта на всё обращение.
Поэтому, в лучшем случае (пакетная команда LDIR) - 3 такта на обращение. А это: 20МГц/3=~6,6M обращений.
LDIR - 21 такт, 2 M1, чтение и запись + раздумья.
LD (addr),HL - один M1, четыре памяти подряд.
На фоне даже 26М - очень даже неплохо, так как отношение получается почти 4/1. Так что, даже у SDRAM есть шансы, если ПЛМку подберете по скорости.
Ога, плмка за 100$, плата на 100мгц, и прочая дребедень! Тьху!
)
