Moderator: Shaos
"МПИ-интерфейс" это Q-busKolAnVi wrote:Вот схема картриджа памяти для БК-шки. Эмулирует МПИ интерфейс (ГОСТ 26765.51-86)
Также немного по нему есть в книге О.Н.Лебедева "Применение микросхем памяти в электронных устройствах"
http://kolanvi.nm.ru/8.gif
На вики упоминается про 1Мб модули. Попытка поиска картинок привела к http://www.compsy.de/moduls/dmodul3.htm. Там есть фотки с кучей-кучей микросхем... Это к тому что 512 байтные рамины с родным для subj интерфейсом - как-то это печально все;) (КР573РУ11 - 256x16, К1809РУ1 - 1Kx16). Их лучше оставить для восстановления какого старого железа, а если и мутить новодел самодельный, то на DDR (...и ПЛИС, ага)... шутка))) на SRAM, EDO или cache, как минимум.Shaos wrote:"МПИ-интерфейс" это Q-bus
Насчет плис шутка была... точнее насчет DDR;)Случайность wrote:я вот лично и хочу только ориганальные микросхемы. плисины для меня хуже ругательства.
меня устроит полностью настоящий килобайт 1809ру1.
больше и не надо. зато никаких богомерзких плис пик и авр
Понятно. Для тебя в данном проекте также важен результат на выходе - некий артобъект.Случайность wrote:Выбор элементной базы в том что советские и керамика. тех ИС что не существует в керамике придется использовать пластик.
из которой я делаю вывод, что DCLO и ACLO это тоже самое, что BDCOK и BPOK в LSI-11 (обозначил это чуть выше в описании сигналов).>> >hello,the startup procedure of those processors is rather
>> >sophisticated,here here is what I have found:
>> >first it is for the k1801BM1 and BM2:
>> >*at beginning if times everything is at zero....(DCLO,ACLO are low)
>> >*when you apply power to the processor and the clock the clock starts
>> >immediatly and the processor begins to count clock states also
>> >*DCLO must be low for 5 ms at least ,during this time the processors
>> >clears the registers,that contain random data at powerup,at the end if
>> >this period internal INIT goes hight ,the processor begins to work
>> >*ACLO should be low for 70 ms
>> >*after there arre differences in the processors:
>> >*the 1801BM1 find the msb of the pc from address 177716(selected by
>> >SEL1),the lsb of
>> >the pc is filled with zeroes,this forms the starting address .Ths PSW is
>> >filled with value 340.This addres is in the I/O page,maybe it can be
>> >physically in a small rom,
>> >a register bank ,or in support circuit???
>> >*for the1801BM2 the msb of the pc from a non address register (maybe a
>> >74ls 244 programmed by a bank of switches as in the case of the
>> >T11),selected by SEL ,the lsb is filled by zeros ,this fixes the
>> >starting
>> >address in rom,the PSW is found at this addess +2
А вот интересно - зачем они в ВМ2 воткнули этот AR? Его небыло в ВМ1 (и вроде как нет в ВМ3). Его небыло в LSI-11 (и соответственно в Q-bus). Более того - его нету и в ГОСТе на МПИ! Тогда НАФИГА этот лишний сигнал подтверждения в процессоре, который как бы реализует именно МПИ (Q-bus)?Shaos wrote: AR - адрес принят (в LSI-11 нету) - участвует в циклах обмена с шиной (проц не будет выдавать DIN/DOUT пока не получит этот сигнал от периферии)
Эта схема НЕ будет работать с ВМ2, т.к. она НЕ реализует сигнал AR (адрес принят), отсутствующий в стандарте МПИ (Q-bus). Возможно и "родные" микросхемы памяти тоже работать не будут, если они под ВМ1 заточены, а не под ВМ2. А вот на PAL/GAL думаю относительно просто будет всю эту логику реализовать...KolAnVi wrote:Вот схема картриджа памяти для БК-шки. Эмулирует МПИ интерфейс (ГОСТ 26765.51-86)
Также немного по нему есть в книге О.Н.Лебедева "Применение микросхем памяти в электронных устройствах"
http://kolanvi.nm.ru/8.gif
P.P.P.S. Сигнал AR по видимому можно получить на инверсном выходе RS-триггера, взводимого от SYNC и сбрасываемого по RPLY, также ещё потребуется некоторая логика т.к. SYNC и RPLY могут быть нулевыми одновременно и это значит что схема уже не будет содержать просто проц и несколько просто родных памятей...Назначение выводов К573РФ3 1 — вход сигнала чтения; 2 — выход сигнала ответа; 3 — вход сигнала синхронизации; 4, 5, 6, 7, 8, 9, 10, 11 — вход (выход) 4, 5, 6, 7, 8, 9, 10, 11 разрядов адреса-данных; 12 — общий; 13, 14, 15, 16 — вход (выход) 3, 2, 1, 0 разрядов адреса-данных; 17, 18, 19, 20 — вход (выход) 12, 13, 14, 15 разрядов адреса-данных; 21 — напряжение питания (Uп2, Upr); 22 — сигнал запись-считывание; 23 — сигнал выбора микросхем; 24 — напряжение питания (Uп1)
.....
Микросхема совместима по разводке выводов и сигналам с микросхемами КР537РУ11, К1809РУ1, К1809РЕ1, К1801РЕ1, К1801РЕ2, КР588РЕ1, что делает возможным создание универсальных модулей ЗУ на основе стандартного параллельного магистрального интерфейса с объединенной шиной адреса и данных.
Чем же они столь богомерзкие-то? 
